WO2004107452A1 - 半導体装置およびその製造方法 - Google Patents

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WO2004107452A1
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Haruyuki Sorada
Takeshi Takagi
Akira Asai
Yoshihiko Kanzawa
Kouji Katayama
Junko Iwanaga
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Matsushita Electric Industrial Co., Ltd.
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    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including a fin FET including a semiconductor layer having lattice distortion and a method for manufacturing the same.
  • MOSFET Technology ", International Electron Device Meeting (IEDM) 2002, P23-26), FinFET (Fin Field Effect transistor (tri-gate)), and devices with a three-dimensional channel structure called double gate (for example, Japanese Patent No. 2768719) has been proposed.
  • Silicon and germanium have a higher carrier (hole) mobility than silicon. For this reason, when used for the p-type channel of a field effect transistor, high speed can be realized.
  • strained silicon has both higher electron and hole mobilities than silicon without lattice distortion. Therefore, the performance can be improved by using both the n-type and p-type channels of the field-effect transistor, and a further increase in the speed can be realized irrespective of miniaturization.
  • conventional transistors have short-circuits. It is becoming very difficult to suppress the tunneling effect.
  • the short channel effect becomes remarkable when the drain has more control over the channel than the gate (specifically, a depletion layer extending from the drain affects the formation of the channel).
  • a transistor called a fin FET or a double gate transistor has three-dimensionally surrounded the channel with a gate so that the gate has more power over the channel. It has such a structure. Therefore, the gate voltage is applied to the channel from at least two directions, and the short channel effect can be effectively suppressed.
  • the channel area covered by the gate is twice or three times larger for the same device area, increasing the current driving capability.
  • the channel is formed of conventional silicon, and the challenge of improving the driving force remains in terms of carrier mobility degradation.
  • An object of the present invention is to provide a semiconductor device having a high current driving force even at a low voltage and suitable for miniaturization, and a method for manufacturing the same.
  • a semiconductor device includes: a first insulating layer; a first main body made of an island-shaped semiconductor formed on the first insulating layer; A second body formed of an island-shaped semiconductor formed on an insulating layer; and a second body formed on the first insulating layer so as to connect the first body and the second body.
  • the semiconductor forming the channel region has lattice distortion.
  • the semiconductor layer forming the channel region has lattice distortion, a channel having high carrier mobility is formed, and current driving is improved.
  • the gate electrode is formed so as to three-dimensionally cover the ridge-shaped channel region having lattice distortion, the dominance of the gate to the channel is increased, and the short channel resistance is improved.
  • the rise of the current-voltage characteristic becomes steep, and a higher current value can be obtained with a small voltage. That is, it is possible to obtain a semiconductor device which has a high current driving force even at a low voltage and is resistant to miniaturization.
  • the semiconductor that forms the channel region includes a first semiconductor and a second semiconductor that has a smaller lattice constant than the first semiconductor that is heterojunctioned with the first semiconductor, and the second semiconductor is It may have lattice distortion.
  • the first semiconductor may be silicon-germanium
  • the second semiconductor may be silicon.
  • the second semiconductor preferably has a lattice strain of 0.8% or more and 5.0% or less.
  • the lattice distortion of the second semiconductor is 1.6% or more and 4.2% or less.
  • a first relaxed semiconductor layer made of the first semiconductor lattice-relaxed is formed on the first insulating layer, and the second semiconductor is epitaxially grown on side surfaces and an upper surface of the first relaxed semiconductor layer.
  • the formed first strained semiconductor layer may be formed. It is preferable that the concentration of germanium in the first semiconductor be 10% or more and 60% or less.
  • the concentration of germanium in the first semiconductor is not less than 20% and not more than 50%.
  • a second relaxed semiconductor layer composed of the second semiconductor lattice-relaxed on the first insulating layer, and epitaxially growing the first semiconductor on the second relaxed semiconductor layer;
  • a second strained semiconductor layer is formed, and a second strain is formed by epitaxially growing the second semiconductor on the side surface and the top surface of the stacked body of the second relaxation semiconductor layer and the second strained semiconductor layer.
  • a semiconductor layer may be formed.
  • the germanium concentration in the second strained semiconductor layer is not less than 5% and not more than 15% when the channel formed in the channel region is n-type, and the channel formed in the channel region is not more than 15%. In the case of the p-type, it is preferably at least 5% and at most 30%.
  • the connecting portion has a rectangular cross-sectional shape, and the ratio of the height to the width of the connecting portion is 1 or more and 100 or less when the channel formed in the channel region is n-type.
  • the number is preferably 1 or more and 100 or less.
  • the ratio of the height to the width of the connection portion is 1.1 or more and 30.45 or less when a channel formed in the channel region is an n-type, and is formed in the channel region.
  • the channel is P-type, it is more preferably 1.15 or more and 25.45 or less.
  • the connecting portion may have a rectangular cross-sectional shape, and a side surface of the connecting portion may be a (100) plane.
  • the method of manufacturing a semiconductor device may further include, on the first insulating layer, a first main body portion made of an island-shaped semiconductor, a second main body portion made of an island-shaped semiconductor, and the first main body.
  • A forming a ridge-shaped connection part connecting the part and the second main body part, and forming at least a part in the length direction of the connection part.
  • Forming a source region so as to extend over a portion between the second body portion and the channel region; and a portion of the connection portion between the second body portion and the channel region.
  • C forming a drain region so as to extend to the above.
  • a semiconductor constituting the channel region is provided with lattice distortion.
  • a channel semiconductor layer having a distortion on a three-dimensional structure can be formed, and a semiconductor device can be manufactured in which a gate having a high carrier mobility has a higher dominance of a gate.
  • a semiconductor device which has a high current driving force even at a low voltage and is resistant to miniaturization.
  • the semiconductor constituting the channel region may be composed of a first semiconductor and a second semiconductor having a smaller lattice constant than the first semiconductor.
  • a first relaxed semiconductor layer composed of the first semiconductor lattice-relaxed is formed on the first insulating layer, and thereafter, a first relaxed semiconductor layer is formed on a side surface and an upper surface of the first relaxed semiconductor layer.
  • the first strained semiconductor layer may be formed by epitaxially growing the second semiconductor.
  • a second relaxation semiconductor layer made of the second semiconductor lattice-relaxed is formed on the first insulation layer, and thereafter, the second relaxation semiconductor layer is formed on the second relaxation semiconductor layer.
  • Forming a second strained semiconductor layer by epitaxially growing the first semiconductor, and then forming the second semiconductor on a side surface and a top surface of a laminate of the second relaxation semiconductor layer and the second strained semiconductor layer. May be epitaxially grown to form a partially strained semiconductor layer.
  • the first semiconductor may be silicon-germanium, and the second semiconductor may be silicon.
  • an SGOI substrate is prepared, a buried oxide film of the SGOI substrate is used as the first insulating layer, and a silicon-germanium layer of the SGOI substrate is used as the first semiconductor layer. Is also good. This With such a configuration, a semiconductor device in which a part of the channel is made of strained silicon can be easily formed.
  • a substrate is prepared by epitaxially growing a silicon germanium layer on a silicon layer of an SII substrate, and a buried oxide film, a silicon layer, and a silicon germanium layer of the substrate are formed. May be used as the first insulating layer, the second semiconductor layer, and the first semiconductor layer, respectively. With such a structure, the difficulty in manufacturing a semiconductor device in which part of a channel is formed of strained silicon can be reduced.
  • FIG. 1 is a perspective view schematically showing a schematic configuration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a plan view showing the configuration of the semiconductor device of FIG.
  • 3A to 3C are a cross-sectional view taken along line II-II, a sectional view taken along line III-III, and a cross-sectional view taken along line IIIC-IIIC of FIG. 2, respectively.
  • FIGS. 4A to 4C are diagrams showing steps in the method for manufacturing the semiconductor device of FIG. 1, wherein FIG. 4A is a plan view, FIG. 4B is a cross-sectional view taken along the line IVB-IVB of FIG. C is a cross-sectional view taken along the line IVC-IVC in FIG. 4A.
  • FIG. 5A to 5C are views showing steps in the method for manufacturing the semiconductor device of FIG. 1, wherein FIG. 5A is a plan view, FIG. 5B is a cross-sectional view taken along line VB-VB of FIG. C is a sectional view taken along the line VC-VC in FIG. 5A.
  • FIGS. 6A to 6C are diagrams showing steps in the method for manufacturing the semiconductor device of FIG. 1, wherein FIG. 6A is a plan view, FIG. 6B is a cross-sectional view taken along the line VIB-VIB of FIG. C is a sectional view taken along the line VIC-VIC in FIG. 6A.
  • FIG. 7A to 7C are diagrams showing steps in the method for manufacturing the semiconductor device of FIG. 1, wherein FIG. 7A is a plan view, FIG. 7B is a cross-sectional view taken along the line VIIB-VIIB of FIG. C is a sectional view taken along the line VIIC-VIIC of FIG. 7A.
  • 8A to 8C are diagrams showing steps in the method for manufacturing the semiconductor device of FIG. 1, wherein FIG. 8A is a plan view, FIG. 8B is a sectional view taken along the line VIIIB-VIIIB of FIG. 8C is a sectional view taken along the line VIIIC-VIIIC in FIG. 8A.
  • FIG. 9 is a graph showing the gate voltage-drain current characteristics in comparison between the semiconductor device of the present embodiment and a conventional example.
  • FIG. 10 is a plan view showing the configuration of the semiconductor device according to the second embodiment of the present invention.
  • 11A to 11C are a sectional view taken along the line XIA-XIA, a sectional view taken along the line XIB-XIB, and a sectional view taken along the line XIC-XIC of FIG. 10, respectively.
  • FIGS. 14A to 14C are diagrams showing steps in the method for manufacturing the semiconductor device of FIG. 11, in which FIG. 12A is a plan view, and FIG. 12B is ⁇ —XIIB of FIG. 12A.
  • FIG. 12C is a sectional view taken along the line XIIC—XIIC of FIG. 12A.
  • 13A to 13C are diagrams showing steps in the method for manufacturing the semiconductor device of FIG. 11, in which FIG. 13A is a plan view and FIG. 13B is a plan view of FIG. 13A.
  • FIG. 13C is a sectional view taken along line XIIIC-XIIIC of FIG. 13A.
  • FIGS. 14A to 14C are diagrams showing steps in the method for manufacturing the semiconductor device of FIG. 11, in which FIG.
  • FIGS. 15A to 15C are diagrams showing steps in the method for manufacturing the semiconductor device of FIG. 11, where FIG. 15A is a plan view and FIG. 15B is XVB—XVB of FIG. 15A.
  • FIG. 15C is a cross-sectional view taken along the line XVC—XVC of FIG. 15A.
  • FIGS. 16A to 16C are diagrams showing steps in the method for manufacturing the semiconductor device of FIG. 11, in which FIG. 16A is a plan view, and FIG.
  • FIG. 16B is XVIB—XVIB of FIG.
  • FIG. 16C is a cross-sectional view taken along the line XVIC-XVIC of FIG. 16A.
  • FIG. 17A is a schematic diagram illustrating a state of a crystal lattice in a fin portion of the semiconductor device according to the second embodiment.
  • FIG. 17B is a schematic diagram showing a strain state of the crystal lattice in the strained Si Ge layer and the partially strained layer in FIG. 17A.
  • FIG. 18 is a schematic diagram showing a strain state of the crystal lattice of the strained Si layer according to the first embodiment.
  • Fig. 19A is a graph showing the dependence of the effective range of the width-to-height ratio of the fin part on the Ge concentration of the strained Si Ge layer in the n-channel FET.
  • 11 is a graph showing the dependence of the effective range of the width-height ratio of the fin portion on the Ge concentration of the strained SiGe layer.
  • FIG. 1 is a perspective view schematically showing a schematic configuration of the semiconductor device according to the first embodiment of the present invention.
  • the semiconductor device of the present embodiment is configured by a fin FET, and includes, as main components, a source body (first body) 13 and a drain body (second body). It has a main body portion 14, a fin portion (connection portion) 15, a gate insulating film (second insulating layer) 17, and a gate electrode 18.
  • a silicide layer, an interlayer insulating film, wiring, and the like is omitted.
  • the source main body 13 and the drain main body 14 are formed in a rectangular parallelepiped shape, and are arranged on the substrate insulating layer 11 so as to face each other.
  • a plurality (three in this case) of plate-like fins 15 are connected to the source body 13 and the drain body 14 so that both ends are connected to each other and spaced apart from each other.
  • (1 insulating layer) 1 It stands on 1.
  • a gate insulation 17 is formed so as to cover a side surface and an upper surface of a central portion (hereinafter, referred to as a channel region) 15a of each fin portion 15.
  • the side surface and the upper surface of the channel region 15a of the three fin portions 15 are covered via the gate insulation 17, and the space between the three fin portions 15 is filled.
  • a gate electrode 18 is formed on substrate insulating layer 11 so as to extend orthogonal to portion 15.
  • the side of the gate electrode 18 is attached to the side wall 23 Covered.
  • portions other than the portions connected to the fin portions 15 on the side surfaces of the source body portion 13 and the drain body portion 14 and portions not covered by the gate insulating film 17 on the side surfaces of the fin portion 15 are also included. Covered by side walls 23.
  • Three contacts 27 are formed on the upper surfaces of the source body 13 and the drain body 14 so as to correspond to the fins 15 respectively.
  • a contact 27 is also formed on the upper surface of the end of the gate electrode 18 in the gate width direction (a direction orthogonal to the fin 15).
  • C FIG. 2 shows the configuration of the semiconductor device of FIG.
  • 3A to 3C are a sectional view taken along the line III-III, a sectional view III-III, and a sectional view taken along the line IIIC-IIIC of FIG. 2, respectively.
  • 3A to 3C are drawn by appropriately reducing or enlarging the dimensions in the horizontal direction (the direction parallel to the main surface of the substrate 101) with respect to the plan view of FIG.
  • the semiconductor device of the present embodiment has a semiconductor substrate 101.
  • the semiconductor substrate 101 is formed by forming a substrate insulating layer 11 (about 400 nm or less) made of an oxide film layer on a supporting substrate 10 made of silicon or the like.
  • the substrate insulating layer 11 is located at the center (channel region) 15 a in the length direction of the fin portion 15 (the direction parallel to the main surface of the substrate 101).
  • a lattice-relaxed silicon-germanium layer (hereinafter referred to as a relaxed SiGe layer) 12 is formed.
  • the relaxed SiGe layer 12 is formed as a whole in the shape of a quadrangular prism extending vertically (in the thickness direction of the substrate 101).
  • the germanium concentration of the relaxed SiGe layer 12 is preferably 10% or more and 60% or less, more preferably 20% or more and 50% or less.
  • the height of the relaxed SiGe layer 12 is preferably about 30 nm or more and about 100 nm or less.
  • a silicon layer (hereinafter, referred to as a strained Si layer) 16 having a tensile strain is formed so as to cover the side surfaces and the upper surface of the relaxed SiGe layer 12 in the shape of a quadrangular prism.
  • the thickness of the strained Si layer 16 is approximately 5 nm or more and approximately 5 O nm or less Is preferred.
  • the strain of the strained Si layer 16 is preferably 0.8% or more and 5.0% or less, more preferably 1.6% or more and 4.2% or less.
  • the strain of the strain Si layer 16 is expressed as a percentage with respect to the lattice constant of Si.
  • the source main body 13 and the drain main body 14 are composed of a relaxed SiGe layer and a strained Si layer formed simultaneously with the relaxed SiGe layer 12 and the strained Si layer 16 of the fin 15. It is composed of The portion of the fin portion 15 other than the channel region 15 a (hereinafter referred to as a non-channel region) also includes the relaxed SiG layer formed simultaneously with the relaxed SiGe layer 12 and the strained Si layer 16. An e layer and a strain Si layer are configured.
  • the relaxed Si Ge layer and the strained Si layer are a degenerated silicon-germanium layer and a silicon layer, respectively.
  • the portion of the non-channel region of the source body 13 and the non-channel region of the fin 15 connected to the source body 13 constitutes the source region 2, and the non-channel region of the drain body 14 and the fin 15 The portion connected to the drain main body 14 constitutes the drain region 25.
  • the gate insulating film 17 covers the strained Si layer 16 of the channel region 15 a and the portions of the non-channel region located on both sides of the strained Si layer 16 in the fin portion 15. It is formed as follows.
  • the gate insulating film 17 is formed of, for example, an oxynitride film (thickness: about 1 to 5 nm) or a HfO 2 film (thickness: about 30 nm or less) which is a high dielectric constant insulating film.
  • the gate electrode 18 is formed on the gate insulating film 17 so as to be located above the strained Si layer 16 in the fin portion 15.
  • the thickness of the gate electrode 18 is about 50 to 150 nm.
  • the gate electrode 18 is made of, for example, degenerated polysilicon or polysilicon germanium into which a high-concentration dopant is introduced. With the above configuration, as shown in FIG. 3A, in use, a channel is formed by both sides 19 of the fin portion 15 and the strained Si layer 16 located on the upper portion 20. You.
  • the width 21 of the fin portion 15 is preferably in the range of about 15 nm or more and 10 O nm, and is desirably completely depleted by an applied gate voltage.
  • the width of the strained Si layer 16 (the width of the fin portion 15) 21 is set so that 1 Z 2 of 1 1 is not more than about 1-3 of the gate length L (see FIG. 3B). by this c it is desirable to set the size of the Fi emission portion 1 5 and gate one gate electrode 1 8, increased dominance of pairs in the channel of the gate one G voltage applied to gate one gate electrode 1 8, short The channel effect can be suppressed.
  • a silicide film 22 is formed using, for example, Co or Ni.
  • the side wall 23 is formed on the gate insulating layer 17 so as to cover both side surfaces of the gate electrode 18 at the fin portion 15. Further, as described above, the side wall 23 is formed by the side surface of the gate electrode 18, the specific portion of the side surface of the source main body 13 and the drain main body 14, and the specific portion of the side surface of the fin portion 15. Therefore, the silicide film 22 can be formed in a self-aligned manner.
  • the kind of dopant impurities introduced into the gate electrode 18, the source region 24, and the drain region 25 is, for example, phosphorus (P) or arsenic (As) in an n-channel FET, and, for example, in a p-channel FET. Boron (B) is used.
  • the concentration of the dopant introduced into the source region 24 and the drain region 25 is approximately the same as the concentration in the depth direction (the thickness direction of the substrate 101) up to the interface with the substrate insulating layer 11. it is desirable to introduce so as to be kept at a concentration (l X 1 0 1 9 c m_ 3 or more). As a result, the distance between the channel formed not only on the upper portion 20 of the fin portion 15 but also on both side portions 19 and the source region 24 and the drain region 25 is reduced, so that the parasitic resistance is reduced.
  • the concentration of the dopant introduced into the gate electrode 18 in the portion located between the fin portions 15 is different from that of the substrate insulating layer 11 in the depth direction (the thickness direction of the substrate 101). It is desirable to introduce so that the same high concentration (1 ⁇ 10 19 cm- 3 or more) can be maintained up to the interface. As a result, the gate voltage can be uniformly applied to the entire side portion 19 of the fin portion 15, and a channel can be reliably formed also in the portion of the side portion 19 near the substrate insulating layer 11. Can be
  • the substrate 101 includes a source electrode main body 13, a drain main body 14, a fin 15, a gate insulating film 17, covered with a silicide film 22 and a side wall 23.
  • Interlayer insulating film 26 is formed to cover gate electrode 18.
  • a contact hole penetrates from the surface of the interlayer insulating film 26 and reaches the silicide film 22 on the source body 13, the drain body 14, and the gate electrode 18.
  • a contact 27 is formed by embedding this contact hole with a metal plug such as W.
  • a metal wiring 28 made of A1, Cu, or the like is formed on the surface of the interlayer insulating film 26 so as to be connected to the upper end of the contact 27.
  • a voltage can be independently applied to the gate electrode 18, the source region 24, and the drain electrode 25 via the metal wiring 28 and the contact 27, respectively.
  • FIG. 4A to 8C are diagrams showing steps in a method for manufacturing the semiconductor device of FIG.
  • FIG. 4A is a plan view
  • FIG. 4B is a sectional view taken along the line IVB—IVB in FIG. 4A
  • FIG. 4C is a sectional view taken along the line IVC—IVC in FIG. 4A
  • FIG. 5A is a plan view
  • FIG. B is a sectional view taken along the line VB—VB in FIG. 5A
  • FIG. 5C is a sectional view taken along the line VC—VC in FIG. 5A
  • FIG. 6A is a plan view
  • FIG. 6B is a sectional view taken along the line VIB—VIB in FIG.
  • Figure 6C is Figure 6 872
  • FIG. 7A is a plan view
  • Fig. 7B is VIIB-VIIB cross section of Fig. 7A
  • Fig. 7 C is VIIC-VIIC cross section of Fig. 7 ⁇
  • Fig. 8A is FIG. 8B is a sectional view taken along the line VIIIB-VIIIB of FIG. 8A
  • FIG. 8C is a sectional view taken along the line VIIIC-VIIIC of FIG. 8A.
  • a semiconductor substrate 101 is prepared.
  • the semiconductor substrate 101 for example, a silicon layer 10 (supporting substrate), a buried oxide film (substrate insulating layer (thickness: about 400 nm or less)), and a lattice relaxation formed on the buried oxide film
  • An SGII substrate Silicon Germanium on insulator composed of a silicon-germanium layer 12 '(germanium concentration 10-50%, thickness approx. 30-: LOO nm) is used.
  • an element region is defined. Specifically, dry etching is performed on the silicon-germanium layer 12 'lattice-relaxed using a patterned resist mask or a silicon oxide film deposited by plasma CVD (Chemical Vapor Deposition) as a hard mask.
  • plasma CVD Chemical Vapor Deposition
  • a rectangular parallelepiped part (hereinafter referred to as a relaxed Si Ge source main body) 1 2 ′ a that eventually becomes the source body 13, and a rectangular parallelepiped part (hereinafter referred to as the drain body 14) 1 2 'b, which is the relaxed Si Ge drain body, and 3 2' c, which are three plate-like portions that eventually become the fins 15 (hereinafter, the relaxed Si Ge fins) To achieve.
  • the relaxed S i Ge source body 1 2 ′ a and the relaxed S i Ge drain body 12 2 ′ b are formed so as to face each other, and the three relaxed S i Ge fin sections 1 2 'c is formed so as to connect the relaxed SiGe source body 12'a and the relaxed SiGe drain body 12'b.
  • an element region is defined on the substrate 101.
  • a silicon film is formed on the entire surface of the element region defined above by using a UHV-CVD (Ultra High Vacuum-Chemical Vapor Deposition) method.
  • UHV-CVD Ultra High Vacuum-Chemical Vapor Deposition
  • a film 16 ' is formed to a thickness of about 10 to 50 nm.
  • the upper and side surfaces of the relaxed SiGe source body 12'a, the relaxed SiGe drain body 12'b, and the three relaxed SiGe fin portions 12 and c are distorted.
  • a silicon film 16 ' is formed.
  • the source body 13 is formed by the relaxed Si Ge source body 12 ′ a and the strained silicon film 16 ′ formed on the upper and side surfaces thereof, and the relaxed Si Ge drain body 1 is formed.
  • the drain body 14 was formed by 2 ′ b and the strained silicon film 16 ′ formed on the top and side surfaces, and the relaxed Si Ge fin portion 12 ′ c was formed on the top and side surfaces.
  • the fin portion 15 is formed with the strained silicon film 16 ′.
  • a conductive film that will eventually become the gate electrode 18 is formed on the silicon oxide film 17 ′.
  • a polysilicon film is formed over the entire surface of the semiconductor substrate 101 on which the silicon oxide film 17 ′ is formed to a thickness of 50 to 20 O nm by LP—CVD (Low Pressure-Chemical Vapor Deposition). formed, after the introduction of the dopant impurity to a high concentration of 5 X 1 0 1 9 cm one 3 or more by ion implantation or the like, a short time 8 0 0 ° C ⁇ 1 0 0 0 ° C, in a nitrogen atmosphere intention A rapid heat treatment is performed to activate the dopant impurities.
  • LP—CVD Low Pressure-Chemical Vapor Deposition
  • Electrodes 18 are formed.
  • the gate electrode 18 is securely buried between the fin portions 15 so as to reach the substrate insulating layer 11 as shown in FIG. 7B. This is to prevent the polysilicon residue from remaining on the side surfaces of the source body 13 and the drain body 14 after the dry etching.
  • dry etching of polysilicon after performing main etching under strongly anisotropic etching conditions, over-etching is performed under strongly isotropic etching conditions, and the source body 13 and the drain body 14 are etched. It is also effective to prevent the polysilicon from remaining in the shape of a sidewall on the side surface.
  • a side wall 23 made of a silicon oxide film or the like is attached to the side surface of the gate electrode 18, the source body 13 and the drain body. It is formed so as to cover a specific part of the side surface of the part 14 and a specific part of the side surface of the fin part 15, and thereafter, the source body part 13 and the drain body part 14 and the non-channel of the fin part 15 are formed.
  • the source region 24 and the drain region 25 are formed by ion-implanting a dopant impurity into the region and performing rapid thermal treatment.
  • the relaxed SiGe layer 12 and the strained Si layer 16 are formed in the channel region 15a of the fin portion 15.
  • a silicide film 22 is formed on the upper surfaces of the gate electrode 18, the source region 24 and the drain region 25 by using Co or Ni or the like.
  • an interlayer insulating film 26 made of a silicon oxide film or the like is formed on the entire surface of the substrate 101 on which the silicide film 22 is formed, and this is formed.
  • CMP Chemical Mechanical Polishing
  • a contact 27 made of a metal plug such as W penetrating through the interlayer insulating film 26 is formed, and then the contact 27 is formed on the surface of the interlayer insulating film 26.
  • a metal wiring 28 made of Cu or A1 is formed so as to be connected to the upper end of the cut 27.
  • the fin FET is completed.
  • the ion implantation into the source region 24 and the drain region 25 is performed at a high impurity concentration of 5 ⁇ 10 19 cm ⁇ 3 or more in the depth direction of the source region 24 and the drain region 25.
  • the injection energy so that It is desirable to adjust.
  • FIG. 9 is a graph showing the gate voltage-drain current characteristics comparing the semiconductor device of the present embodiment with a conventional example.
  • the semiconductor device of the present embodiment since the semiconductor layer on which the channel is formed is composed of the strained Si layer 16, the high carrier mobility causes the conventional semiconductor device to have a structure as shown in FIG. The current driving force is improved as compared with the example.
  • the germanium concentration of the relaxed Si Ge layer 12 is about 30%
  • the strained silicon 16 formed thereon has a larger thickness than the conventional strain-free Si layer.
  • about 60 to 80% it can be expected that the effective mobility of electrons will improve.
  • the gate electrode 18 surrounds the three-dimensional channel structure composed of the strained Si layer 16 formed on the upper part 20 and the side part 19 of the fin part 15. Therefore, the dominance of the gate electrode 18 with respect to the channel is improved, whereby a high current driving force can be obtained even at a low voltage, and the short channel effect is suppressed. This makes the device suitable for miniaturization.
  • FIGS. 4A to 8C a semiconductor device according to a first embodiment and a method of manufacturing the same will be described with reference to FIGS. 4A to 8C.
  • a semiconductor substrate 101 is prepared. Silicon layer 10, buried oxide film (substrate insulating layer: (thickness: about 400 nm or less)) as semiconductor substrate 101, and lattice formed on buried oxide film Use a SGOI substrate (Silicon Germanium on Insulator) composed of relaxed silicon 'germanium layer 12' (germanium concentration 30%, thickness 100nm) 9 o.
  • SGOI substrate Silicon Germanium on Insulator
  • an element region is defined. Specifically, a silicon oxide film deposited over the entire surface of the substrate at about 600 ° C using plasma CVD (Chemical Vapor Deposition) is patterned by dry etching using a resist mask to form a hard mask. .
  • the mask can be prepared in a large size in advance, and can be adjusted to a size smaller than the exposure limit by etching with dilute hydrofluoric acid whose etching rate is well controlled.
  • Dry etching is performed on 1 2 ′, and the relaxed Si Ge source body 1 2 ′ a, the relaxed Si Ge drain body 1 2 ′, and the relaxed Si Ge fin section (width of about 3 0 nm) 1 2 and c.
  • the relaxed S i Ge source body 1 2 ′ a and the relaxed S i Ge drain body 12 2 ′ b are formed to face each other, and the three relaxed S i Ge fin sections 1 2 ′ c is the relaxation S
  • wet etching with hydrofluoric acid is performed to remove all the etching masks, and then the surface of the substrate 101 is cleaned by performing wafer cleaning.
  • a silicon film is epitaxially grown at a temperature of 600 on the entire surface of the element region defined as above by using the UHV-CVD method.
  • a strained silicon film 16 ′ having tensile strain is formed to a thickness of about 15 nm.
  • the source body 13 is formed by the relaxed Si Ge source body 12 ′ a and the strained silicon film 16 ′ formed on the upper and side surfaces thereof, and the relaxed Si Ge drain body is formed.
  • Drain body 14 was formed by 1 2 ′ b and strained silicon film 16 ′ formed on the upper and side surfaces thereof, and relaxed Si Ge fin portion 12 ′ c was formed on the upper surface and side surfaces thereof.
  • the fin portion 15 is formed with the strained silicon film 16 ′.
  • rapid thermal oxidation is performed for a short time at a temperature of about 850 ° C. over the entire surface of the strained silicon film 16 ′, and a silicon oxide film 17 ′ is formed. Is formed to a thickness of 2 nm.
  • a polysilicon film that will eventually become the gate electrode 18 is formed to a thickness of 15 O nm by LP-CVD, and ion implantation of phosphorus (P +) ( l O ke V or so, by performing a dose 4 X 1 0 1 9 c m_ about 3), we introduce phosphorus ions at a high concentration of 1 X 1 0 1 9 c m_ 3 or more.
  • the silicon oxide film deposited by the plasma CVD method is patterned by performing dry etching using a resist as a mask, and a hard mask of the silicon oxide film is formed on the polysilicon film.
  • a gate electrode 18 gate length of about 90 nm formed of the degenerated polysilicon layer is obtained.
  • the gate electrode 18 must be formed so as to be completely buried up to the substrate insulating layer (buried oxide film) 11, and that the polyelectrode 18 after the dry etching.
  • the purpose is to prevent silicon residue from being present on the side surfaces of the source main body 13 and the drain main body 14.
  • the main etching is performed under highly anisotropic etching conditions, the end of the polysilicon film is detected, and then the gas pressure in the chamber is set higher than the main etching conditions. Over etching is performed under strongly anisotropic etching conditions, and the source body 13 and 7872
  • CMOS process For the subsequent steps, it is possible to use a general CMOS process. As shown in FIGS. 8A to 8C, after the silicon oxide film is deposited, the whole surface is etched back to form a side wall 23 (side wall width about 50 nm). Then, using a resist pattern as a mask, arsenic ions (As +) are implanted at a dose of about 4 ⁇ 10 15 cm— 2 at about 35 keV, and the resist mask is completely removed. Approximately 15 seconds at CC, activates phosphorus in gate electrode 18 and arsenic in source region 24 and drain region 25 by performing rapid heat treatment in a nitrogen atmosphere, and degenerates to high concentration. The gate electrode 18, the source region 24 and the drain region 24 are formed.
  • the impurity concentration in the source and drain regions 2 is set so as to be almost uniform at a high concentration of 5 ⁇ 10 19 cm ⁇ 3 or more. 4, 25 are formed.
  • a Co film was deposited to a thickness of about 15 nm on the entire surface by sputtering, and the gate electrode 18 and the gate electrode 18 were formed by a rapid thermal treatment (about 500 ° C, about 30 seconds) in the first nitrogen atmosphere.
  • C o Shirisai de film (C o 2 S i or C o S i) form the above, completely unnecessary C o film deposited on the oxide film by performing a washing t Then during the second nitrogen atmosphere to be removed, rapid thermal processing (about 8 5 0 ° (:, 3 0 seconds to) a lower resistance at C o Shirisai de film 2 2 (C o 2 S i) of the gate It is formed only on the electrode 18 and the source and drain regions 24 and 25. Next, as shown in Fig. 2 and Figs. It is formed over the entire surface of the substrate to a thickness of 100 nm, and flattened by CMP.
  • a contact hole is formed in the interlayer insulating film 26 by dry etching, a tungsten (W) metal plug 27 is buried, and a CU or A1 metal wiring 28 is formed thereon, and a gate electrode is formed.
  • W tungsten
  • 18 and source region 24 and drain region 25 Complete n-channel type FET.
  • a channel is formed in the strained silicon layer 16
  • the effective mobility of electrons is increased, and the current driving force is improved.
  • a three-dimensional channel structure composed of a strained silicon layer 16 formed on the upper surface and side surfaces of the lattice-relaxed silicon and germanium layer 12 is surrounded by a gate electrode 18.
  • the enhanced gate dominance provides high current driving capability even at low voltages and can suppress the short channel effect, making it a device suitable for miniaturization.
  • the structure and the manufacturing method of the n-channel FET are shown in the first embodiment, the structure and the manufacturing method of the p-channel FET can be similarly obtained by reversing the polarity of the dopant impurity. Further, a complementary FET can be obtained using the n-channel FET and the p-channel FET. (Second embodiment)
  • FIG. 10 is a plan view showing a configuration of a semiconductor device according to a second embodiment of the present invention.
  • FIGS. 11A to 11C are cross-sectional views taken along the line XIA—XIA of FIG. 10, respectively, and XIB—XIB. 1 is a sectional view taken along a line, and FIG. 11A to 11C are drawn by appropriately reducing or enlarging the dimensions in the horizontal direction (the direction parallel to the main surface of the substrate 101) with respect to the plan view of FIG. ing.
  • the same reference numerals as those in FIGS. 2 and 3A to 3C denote the same or corresponding parts.
  • the first point is that the relaxed Si Ge layer 12 of the first embodiment 1 is formed on a silicon layer having no strain (hereinafter, referred to as a relaxed Si layer) 33 and on the relaxed Si layer 33.
  • the point is that it is replaced by the formed strained silicon germanium layer (hereinafter referred to as strained SiGe layer) 30.
  • the second point is that the strained Si layer 16 of the second embodiment is formed on a portion 31b formed on the side surface of the strained SiGe layer 30. Only the silicon layer having distortion (hereinafter, referred to as a partially strained Si layer) 31 is replaced.
  • the other points are the same as in the first embodiment.
  • a relaxed Si layer 33 is formed on the substrate insulating layer 11 so as to be located in the channel region 15a, and a strain is formed on the relaxed Si layer 33.
  • the S i Ge layer 30 is formed.
  • the laminated body composed of the relaxed Si layer 33 and the strained SiGe layer 30 is formed in a quadrangular prism shape extending vertically as a whole.
  • the height of the laminated body composed of the relaxed Si layer 33 and the strained SiGe layer 30 is preferably about 30 nm or more and about 100 nm or less.
  • a partially strained Si layer 31 is formed so as to cover the side surface and the upper surface of the laminated body including the quadrangular prismatic relaxed Si layer 33 and the strained SiGe layer 30.
  • the thickness of the partially strained Si layer 31 is preferably about 5 nm or more and about 5 O nm or less.
  • the partially strained Si layer 31 is formed on the upper surface of the strained SiGe layer 30 and has a first relaxation portion 31a having no strain, and formed on the side surface of the strained SiGe layer 30 and pulled. It comprises a strained portion 31 b having strain and a second relaxed portion 31 c formed on the side surface of the relaxed Si layer 33 and having no strain.
  • the strain of the strain portion 31b of the partial strain Si layer 31 is preferably 0.8% or more and 5.0% or less, more preferably 1.6% or more and 4.2% or less.
  • the distortion of the distortion part 31b is expressed as a percentage of the lattice constant of Si.
  • the source body 13 and the drain body 14 were formed simultaneously with the relaxed Si layer 33, the strain Si Ge layer 30 and the partial strain Si layer 31 of the fin 15 respectively. It is composed of a relaxed Si layer, a strained SiGe layer, and a partially strained Silayer.
  • the non-channel region of the fin portion 15 also has the relaxation formed simultaneously with the relaxation Si layer 33, the strain Si Ge layer 30 and the partial strain Si layer 31 of the channel region 15a. It is composed of a Si layer, a strained SiGe layer, and a partially strained Si layer.
  • the high-concentration dopant impurities are introduced into the layer 31, the strain 31, the strain 310 layer, and the partial strain Si layer, and the relaxation 31 layer, the strain 3
  • the 1 & 6 layers and the partially strained Si layer are degenerated silicon layers or silicon-germanium layers.
  • the source body 13 and the portion of the non-channel region of the fin 15 connected to the source body 13 constitute the source region 24, and the drain body 14 and the fin 15
  • the portion of the non-channel region connected to the drain body 14 constitutes the drain region 25.
  • the preferred plane orientation of the side surface of the fin portion 15 is the same as in the first embodiment.
  • a preferred range (hereinafter, referred to as an effective range) of a ratio of the height to the width of the fin portion 15 (hereinafter, referred to as a width-height ratio) will be described with reference to FIGS. 19A and 19B.
  • Fig. 19A is a graph showing the dependence of the effective range of the fin width-to-height ratio on the Ge concentration of the strained Si Ge layer in an n-channel FET.
  • 11 is a graph showing the dependence of the effective range of the width-height ratio of the fin portion on the Ge concentration of the strained SiGe layer.
  • the horizontal axis represents the Ge concentration of the strained Si Ge layer 30, and the vertical axis represents the width-to-height ratio and the performance ratio.
  • the performance ratio represents the ratio of the carrier mobility (average value) of the FET of the second embodiment to the carrier mobility (average value) of the FET of the first embodiment.
  • the plot represented by the X mark represents the upper limit of the effective range of the strain SiGe layer 30. Specifically, it shows the upper limit of the width-to-height ratio, which is restricted by the critical film thickness of the strained SiGe layer 30. Note that the lower limit of the effective range of the strain S i Ge layer 30 is “1”, although not indicated by a specific mark.
  • the plots represented by the black and white rectangles indicate the preferred upper and lower limits of the effective width-to-height ratio range, respectively.
  • the plots represented by black circles indicate the performance ratios.
  • the effective range of the width-to-height ratio is the Ge concentration of the strain Si Ge layer 30 and the polarity of the channel (n-channel type or p-channel type). Or).
  • the lower limit of the preferable range of the Ge concentration of the strained Si layer is 5%. If it is less than 5%, a strain that sufficiently improves the carrier mobility cannot be generated in the partially strained Si layer 31.
  • the upper limit of the preferable range of the Ge concentration of the strained Si layer is 15%. If it exceeds 15%, it is difficult to improve the performance ratio by increasing the width-to-height ratio due to the critical thickness of the strained SiGe layer 31. .
  • the effective range of the width-height ratio is a range defined by curves showing the upper and lower limits in the range of 5% to 15% of the Ge concentration of the strained SiGe layer 30.
  • the curves showing the upper limit of the width-to-height ratio show that the width-height ratio is 100.0.00, 30.45, and 17 at Ge concentrations of 5%, 10%, and 15%, respectively. It is represented by a curve connecting the points that are 95 (X mark).
  • the curve showing the lower limit of the width-height ratio is a straight line with a width-height ratio of 1.0 at Ge concentrations of 5%, 10%, and 15%.
  • a more preferable range of the effective width-to-height ratio range is defined by curves indicating the upper and lower limits in a range of 5% to 15% of the Ge concentration of the strained SiGe layer 30. Range (diagonally shaded area).
  • the curves showing the more preferable upper limit of the width-to-height ratio show that the width-to-height ratio is 30.45, 15.4 at the Ge concentration of 5%, 10%, and 15%, respectively. It is represented by a curve that connects the points (5, 14.95) (black rectangular marks).
  • the curves showing the more preferable lower limit of the width-to-height ratio show that the width-height ratio is 1.10, 2.10 at Ge concentration of 5%, 10%, and 15%, respectively. It is represented by a curve connecting points 95, 5.95 (white rectangular marks). In this range, the performance ratio is larger than 1.
  • the preferred range of the Ge concentration in the strained Si layer is The lower limit of the box is 5% and the upper limit is 30%. The grounds for the lower and upper limits are the same as for the n-channel FET.
  • the effective range of the width-to-height ratio is a range defined by curves indicating the upper and lower limits in a range of 5% to 30% of the & 6 concentration of the strain S106 layer 30.
  • the curves showing the upper limit of the width-to-height ratio are as follows: Ge concentration 5%, 10%,
  • a more preferable range of the effective width-to-height ratio range is defined by curves indicating the upper and lower limits in a range of 5% to 15% of the Ge concentration of the strained SiGe layer 30. Range (diagonally shaded area).
  • the curves showing the more preferable upper limit of the width-to-height ratio show that the width-height ratio is 10.45, 2 at the Ge concentration of 5%, 10%, 20%, and 30%, respectively. It is represented by a curve connecting the points that are 5.45, 5.95, and 3.00 (black rectangular marks).
  • the curves showing the more preferable lower limit of the width-height ratio are as follows: Ge concentration 5%, 10%, 20%,
  • the basis for the limit of the effective range of the width-to-height ratio for n-channel FETs and p-channel FETs is that if the lower limit is exceeded, the gate dominance weakens, making it difficult to suppress the short-channel effect. If the upper limit is exceeded, the thickness of the strained Si layer 30 reaches a critical value, which is relaxed to form a defect and a leak current is generated. Because.
  • the basis of the limit value of the more preferable range of the effective range of the width-height ratio is that, if the limit value is not less than the lower limit, the strain of the partial strain layer 31 formed on the side surface of the strain SiGe layer 30 is considered. Part (the lattice distortion is about twice that of the first embodiment) This is because the ratio of 31b increases and the performance ratio becomes higher than 1. If the ratio is less than the upper limit, a performance ratio of 1 or more is obtained, and the workability and heat resistance during the fabrication of the FET are reduced. Because it improves.
  • FIGS. 12A to 16C are diagrams illustrating steps in the method for manufacturing the semiconductor device of FIG. 11.
  • Figure 12A is a plan view
  • Figure 12B is a cross-sectional view of the XIIB-XIIB line of Figure 12A
  • Figure 12C is a cross-sectional view of the XIIC-XIIC line of Figure 12A
  • Figure 13A is Plan view
  • Figure 13B is a cross-sectional view taken along the line ⁇ — ⁇ of Figure 13A
  • Figure 13C is a cross-sectional view taken along the line XIIIC—XIIIC of Figure 13A
  • Figure 14A is a plan view
  • Figure 14B is a plan view.
  • FIGS. 12A to 16C the same reference numerals as those in FIGS. 4A to 8C denote the same or corresponding parts.
  • a buried oxide film 11 (thickness of about 40 O nm or less) is formed on a silicon layer 10.
  • a silicon layer 33 '(thickness of about 20 nm or less) and a strained silicon-germanium layer 30' with lattice distortion (germanium concentration of 10 to 50%, thickness of about 20 to 100 nm)
  • This semiconductor substrate 101 can be manufactured as follows.
  • a conventional SOI substrate is subjected to thermal oxidation and wet etching using diluted hydrofluoric acid to form a silicon layer 33 'on the surface with a desired film thickness (about 2 O nm or less). Adjust so that
  • the SII substrate is washed, and then a silicon-germanium layer (a germanium concentration of 10 to 50% and a thickness of about 20 to: L00 nm) is siliconized. Epitaxy grows on the cone layer 3 3 '.
  • a semiconductor substrate 101 having a silicon-germanium layer 30 ′ having a compressive strain in a direction parallel to the main surface thereof and a tensile strain in a direction perpendicular to the thickness direction can be obtained.
  • an element region is defined. Specifically, using a patterned resist mask or a silicon oxide film deposited by a plasma CVD (Chemical Vapor Deposition) method or the like as a hard mask, the silicon layer 33 'and the silicon' germanium layer 33 ' Is dry-etched to obtain a rectangular parallelepiped part that will eventually become the source body part 13 (hereinafter referred to as relaxed S i Z strain S i Ge source body part) 3 3 a, 30 a a, A rectangular parallelepiped portion that will eventually become the drain body 14 (hereinafter referred to as the relaxed S i / strain S i Ge drain body) 33 ′ b, 30 ′ b and finally the fin 1 Three plate-like portions (hereinafter, referred to as relaxed S i / strain S i Ge fin portions) which are 5, 33 ′ c and 30 ′ c are formed.
  • relaxed S i / strain S i Ge fin portions Three plate-like portions (hereinafter, referred to as relaxed S
  • the relaxed S i Z strain S i Ge source body 33 3 ′ a, 30, a and the relaxed S i Z strain S i Ge drain body 33, b, 30 ′ b The three relaxed S i Z strain S i Ge fins 33, c, 30, and c are formed so as to face each other, and the relaxed S i Z strain S i Ge source body 33, a, 30 are formed.
  • an element region is defined on the substrate 101.
  • a silicon film is formed on the entire surface of the element region defined above by using the UHV-CVD (Ultra High Vacuum-Chemical Vapor Deposition) method.
  • UHV-CVD Ultra High Vacuum-Chemical Vapor Deposition
  • a partially strained silicon film 31 ′ having a partial tensile strain is formed to a thickness of about 10 to 50 nm.
  • the relaxed S i / strain S i Ge source body 33 ′ a, 30 ′ a, and the relaxed S i Z strain S i Ge drain body 33 ′ b, 30 ′ b, and 3 ′ Horn A partially strained silicon film 31 is formed on the upper surface and side surfaces of the relaxed SiZ strain SiGe fin portions 33'c, 30 and c.
  • the source body portion 13 is formed by the relaxed S i Z strain S 106 source body portion 33, a, 30'a and the partially strained silicon film 31 'formed on the upper surface and side surfaces thereof.
  • the drain body 14 is formed by the relaxation S i strain S i Ge drain body 33 3 ′ b, 30 ′ b and the strained silicon film 31 ′ formed on the top and side surfaces thereof.
  • the fin portion 15 is formed by the i / strain S i Ge fin portions 33 ′ c, 30 ′ c and the strained silicon film 31 ′ formed on the upper and side surfaces thereof.
  • the partially strained silicon layer 31 ' is formed on the upper surface of the strained silicon' germanium layer 30 'and has no strain 31a' and the side surface of the silicon-germanium layer 30 '. It has a portion 31'b formed on the side of the silicon layer 33 'having no tensile strain and a portion 31'c formed on the side surface of the silicon layer 33' having no strain.
  • the silicon-germanium layer 30 ′ undergoes lattice relaxation due to the high-temperature heat treatment, it is necessary to pay attention to the temperatures in the subsequent steps. For example, it is desirable to perform the heat treatment using a normal furnace at a temperature of 850 ° C or less, and to perform a rapid heat treatment at a temperature of 100 ° C or less for as short a time as possible.
  • FIG. 11A the operation and effect of the semiconductor device configured as described above will be described with reference to FIGS. 11A, 17A, 17B, and 18.
  • FIG. 11A the operation and effect of the semiconductor device configured as described above will be described with reference to FIGS. 11A, 17A, 17B, and 18.
  • FIG. 17A is a schematic diagram showing a state of a crystal lattice in a fin portion of the semiconductor device according to the second embodiment
  • FIG. 17B is a diagram showing crystals in the strained Si Ge layer and the partially strained layer in FIG. 17A.
  • FIG. 18 is a schematic diagram showing a state of lattice distortion of the crystal lattice in the strained Si layer according to the first embodiment.
  • the partial strain Si layer 31 is formed on the side surface of the strain Si Ge layer 30 ( Distorted portion) Only 31b has lattice distortion. Therefore, the carrier mobility is improved only in the distorted portion 3 lb. This is for the following reasons.
  • the strain S i Ge layer 30 formed on the relaxed Si layer 33 matches the lattice constant of the relaxed Si layer 33 in the direction 34 parallel to the main surface of the substrate 101. As described above, the lattice constant is long so as to have a tensile strain in the direction 35 perpendicular to the main surface of the substrate 101 because of being formed by compressive strain.
  • the strain portion 31b of the partial strain Si layer 31 is oriented in a direction 3 perpendicular to the main surface of the substrate 101 so as to match the lattice constant of the elongated strain SiGe layer 30.
  • the portion 31a formed on the upper surface of the strained SiGe layer 30 of the partially strained Si layer 31 has a lattice constant of the relaxed Si layer 33. No lattice distortion occurs because of matching.
  • the strain Si layer 16 of the first embodiment also has a tensile strain.
  • this tensile strain corresponds to the relaxed Si Ge lattice constant
  • the tensile strain of the strain portion 31 b of the partially strained Si layer 31 of the present embodiment is: It corresponds to the lattice constant of S i Ge that has become longer due to distortion. Therefore, the carrier mobility of the strained portion 31b of the partial strain Si layer 31 of the present embodiment is larger than the carrier mobility of the strained layer 16 of the first embodiment because of the larger lattice distortion. It will be larger.
  • the semiconductor device of the present embodiment in the partially strained layer 31, the portion having the lattice distortion (strained portion 31 b) and the portion having no lattice distortion (the first relaxation portion 31 a and the second The carrier mobility is improved in accordance with the ratio to the relaxed portion 31c), and the current driving force is correspondingly improved. Therefore, the semiconductor device of the present embodiment can be implemented when the ratio of the portion having lattice distortion to the portion having no lattice distortion in the partially strained layer 31 exceeds a certain value. 7872
  • the semiconductor device of the present embodiment is superior to the semiconductor device of the first embodiment in terms of ease of manufacturing. This is because, in this embodiment, the strained silicon-germanium layer 30 ′ formed on the conventional S 0 I substrate is used as the semiconductor substrate 101, which is relatively difficult to manufacture. This is because there is no need to use an SGOI substrate on which a relaxed silicon-germanium layer 12 ′ is formed.
  • FIGS. 12A to 16C a semiconductor device according to a second embodiment and a method for manufacturing the same will be described with reference to FIGS. 12A to 16C.
  • a buried oxide film 11 (thickness of about 400 nm or less) is formed on a silicon layer 10; A silicon layer 33 '(thickness of about 10 nm) and a strained silicon-germanium layer 30' with lattice distortion (germanium concentration of about 30%, thickness of about 100 nm) were formed in this order.
  • This semiconductor substrate 101 is manufactured as follows.
  • the conventional silicon substrate is subjected to thermal oxidation and wet etching using diluted hydrofluoric acid to adjust the silicon layer 33 'on the surface to a desired thickness (about 1 O nm). I do.
  • a silicon 'germanium layer (germanium concentration: 30%, thickness: about 100 nm) is epitaxially grown on the silicon layer 33'.
  • a semiconductor substrate 101 having a silicon-germanium layer 30 ′ having a compressive strain in a direction parallel to the main surface and a tensile strain in a direction perpendicular to the thickness direction is obtained.
  • the n-channel FET formed by Example 2 is a strained silicon Since the strained silicon film 31b having a strain in one direction is formed on the side surface of the n-germanium layer 30, the effective mobility of electrons is increased, and the current driving force is improved. Further, as shown in FIG. 11A, a three-dimensional channel structure composed of a partially strained silicon layer 31 formed on the surface and side surfaces of the strained silicon 'germanium layer 30 was surrounded by a gate electrode 18. Due to the structure's enhanced gate dominance, it can exhibit high current driving force even at low voltage and suppress the short channel effect, making it a device suitable for miniaturization. In this embodiment, the structure and the manufacturing method of the n-channel FET are shown. However, the structure and the manufacturing method of the p-channel FET can be similarly obtained by reversing the polarity of the dopant impurity. Furthermore, complementary FETs can be obtained using n-channel and p-channel FETs.
  • the source main body 13 and the drain main body 14 are formed in a rectangular parallelepiped shape, but may be formed in an island shape.
  • the fin portion 15 as a connecting portion for connecting the source body portion 13 and the drain body portion 14 is formed in a plate shape, but may be formed in a ridge shape.
  • the semiconductor device according to the present invention is useful as a fin FET having improved current driving force.
  • the method for manufacturing a semiconductor device according to the present invention is useful as a method for manufacturing a fin FET with improved current driving force.

Description

明 細 書
半導体装置およびその製造方法
〔技術分野〕
本発明は、 半導体装置およびその製造方法に関し、 特に、 格子歪みを 有する半導体層を含んだフィン F E Tからなる半導体装置及びその製造 方法に関する。
〔技術背景〕
市場ではネッ トワークのュビキタス化及び携帯機器のウェアラブル 化に向けて、 LSIやメモリのさらなる高速化、 高集積化、 及び低消費電 力化が強く要望されている。 国際半導体技術ロードマップ （ITRS2001) によれば、 設計ルールの世代交代の加速だけでなく、 6 5 n mノ一ドを 越える辺りから新材料及び新構造の導入が加速される。 この原因の一つ として、 電源電圧のスケ一リングゃキヤリァ移動度の劣化等によりこれ までと比べて電流駆動力が得られにく くなつたことが挙げられる。 これ らの課題を解決するため、 歪みシリコンやシリコン ' ゲルマニウム ( S i G e ) といったキヤリァ移動度が高い新材料をチャネルに導入したデ ノ イス （例えば、 J.L.Hoyt、 他 7 名、 "Strained Silicon MOSFET Technology", International Electron Device Meeting(IEDM) 2002, P23-26参照） や、 フィン FET ( Fin Field Effect transistor (トライ ゲート） 、 ダブルゲートと言った三次元的なチャネル構造を有するデバ イス（例えば、 特許第 2768719号公報参照）の提案がなされてきた。
シリコン · ゲルマニウムはシリコンに比較してキャリア （正孔） の移 動度が高い。 このため、 電界効果トランジスタの p型チャネルに用いる と高速化が実現できる。 一方、 歪みシリコンは格子歪みが無いシリコン に比較して電子と正孔の移動度が共に高い。 よって、 電界効果トランジ ス夕の n型及び p型チャネルの両方に用いてその性能を向上することが 可能であり、 微細化によらずに更なる高速化が実現できる。 しかしなが ら、 加速する微細化の中で、 従来のトランジスタ構造ではショートチヤ ネル効果の抑制が非常に困難になってきている。
ショ一トチャネル効果とは、 ゲ一トに比べてドレインのチャネルに対 する支配力が高まる （具体的にはドレインから伸びる空乏層がチャネル の形成に影響を及ぼす） と顕著になり、 トランジスタの閾値が変動し、 リーク電流の増大を引き起こす現象をいう。 この問題を解決するために 提案されたフィ ン F E Tやダブルゲ一ト トランジスタと呼ばれる トラ ンジス夕は、 チャネルに対するゲートの支配力が高くなるように、 チヤ ネルの周りをゲートで三次元的に囲んだような構造を持つ。 このため、 ゲー卜電圧はチャネルに対して少なくとも二方向から印加され、 ショー トチャネル効果を効果的に抑制することができる。同時に、二次元的（平 面的） な完全空乏型のデバイスに比べて、 ゲートで覆われたチャネル面 積が同一素子面積辺り 2倍、 3倍となるため電流駆動力が増大する。 し かしながら、 提案されたデバイスはチャネルが従来のシリコンで形成さ れており、 キヤリァ移動度劣化の観点では駆動力向上の課題は残ったま まである。
〔発明の開示〕
本発明は、 低電圧でも電流駆動力が高くかつ微細化に適した半導体装 置及びその製造方法を提供することを目的としている。
この目的を達成するため、 本発明に係る半導体装置は、 第 1の絶縁層 と、 前記第 1の絶縁層上に形成された島状の半導体からなる第 1の本体 部と、 前記第 1の絶縁層上に形成された島状の半導体からなる第 2の本 体部と、 前記第 1の絶縁層上に前記第 1 の本体部と前記第 2の本体部と を連結するように形成されたリッジ状の連結部と、 前記連結部の長さ方 向における少なく とも一部からなるチャネル領域と、 前記チャネル領域 の外周を第 2の絶縁層を介して覆うように形成されたゲート電極と、 前 記第 1の本体部と、 前記連結部の、 該第 1の本体部と前記チャネル領域 との間の部分とに渡るように形成されたソース領域と、 前記第 2の本体 部と、 前記連結部の、 該第 2の本体部と前記チャネル領域との間の部分 とに渡るように形成されたドレイン領域と、 を備え、 前記チャネル領域 を構成する半導体が格子歪みを有している。
このような構成とすると、 チャネル領域を構成する半導体層が格子歪 みを有しているため、 キャリア移動度が高いチャネルを形成し、 電流駆 動力が向上する。 また、 ゲート電極が、 格子歪みを持つリッジ状のチヤ ネル領域を立体的に覆うように形成されているため、 チャネルへのゲ一 トの支配力が高まり、 ショートチャネル耐性が向上する。 加えて、 電流 電圧特性の立ち上がり（サブスレツショルドスロープ）が急峻となり、 少 しの電圧でより高い電流値が得られる。 つまり、 低電圧でも電流駆動力 が高く、 微細化に強い半導体装置を得ることができる。
前記チャネル領域を構成する半導体は、 第 1の半導体と、 前記第 1の 半導体にヘテロ接合する該第 1の半導体より格子定数の小さい第 2の半 導体とで構成され、 前記第 2の半導体が格子歪みを有していてもよい。 前記第 1の半導体がシリコン · ゲルマニウムであり、 前記第 2の半導 体がシリコンであってもよい。 このような構成とすると、 チャネルが形 成される歪みシリコンは電子及び正孔共に高い移動度を持つので、 電流 の高駆動力化が可能となる。 また、 本発明に係る半導体装置を用いて n チャネル及び Pチャネルのトランジスタを作製して C M O S (相補型ト ランジス夕) を形成すると、 高集積化が可能で且つ、 低電圧で高速に動 作させることができる。
前記第 2の半導体の格子歪みが、 0 . 8 %以上でかつ 5 . 0 %以下で あることが好ましい。
前記第 2の半導体の格子歪みが、 1 . 6 %以上でかつ 4 . 2 %以下で あることがより好ましい。
前記第 1の絶縁層上に格子緩和された前記第 1の半導体からなる第 1 の緩和半導体層が形成され、 前記第 1の緩和半導体層の側面及び上面に 前記第 2の半導体がェピタキシャル成長されてなる第 1の歪み半導体層 が形成されていてもよい。 前記第 1の半導体中のゲルマニウムの濃度が、 1 0 %以上でかつ 6 0 %以下であることが好ましい。
前記第 1の半導体中のゲルマニウムの濃度が、 2 0 %以上でかつ 5 0 %以下であることがより好ましい。
前記第 1の絶縁層上に格子緩和された前記第 2の半導体からなる第 2 の緩和半導体層が形成され、 前記第 2の緩和半導体層の上に前記第 1の 半導体がェピタキシャル成長されてなる第 2の歪み半導体層が形成され、 前記第 2の緩和半導体層と前記第 2の歪み半導体層との積層体の側面及 び上面に前記第 2の半導体がェピタキシャル成長されてなる部分歪み半 導体層が形成されていてもよい。
前記第 2の歪み半導体層中のゲルマニウム濃度が、 前記チャネル領域 に形成されるチャネルが n型である場合には 5 %以上でかつ 1 5 %以下 であり、 前記チャネル領域に形成されるチャネルが p型である場合には 5 %以上でかつ 3 0 %以下であることが好ましい。
前記連結部が矩形の断面形状を有し、 該連結部の幅に対する高さの比 が、 前記チャネル領域に形成されるチャネルが n型である塲合には 1以 上でかつ 1 0 0以下であり、 前記チャネル領域に形成されるチャネルが p型である場合には 1以上でかつ 1 0 0 0以下であことが好ましい。 前記連結部の幅に対する高さの比が、 前記チャネル領域に形成される チャネルが n型である場合には 1 . 1以上でかつ 3 0 . 4 5以下であり、 前記チャネル領域に形成されるチャネルが P型である場合には 1 . 1 5 以上でかつ 2 5 . 4 5以下であることがより好ましい。
前記連結部が矩形の断面形状を有し、 該連結部の側面が （ 1 0 0 ) 面 であってもよい。
また、 本発明に係る半導体装置の製造方法は、 第 1の絶縁層上に、 島 状の半導体からなる第 1の本体部と島状の半導体からなる第 2の本体部 と前記第 1の本体部と前記第 2の本体部とを連結するリッジ状の連結部 とを形成する工程 （A ) と、 前記連結部の長さ方向の少なくとも一部か らなるチャネル領域の外周を第 2の絶縁層を介して覆うようにゲ一ト電 極を形成する工程 （B ) と、 前記第 1の本体部と、 前記連結部の、 該第 1の本体部と前記チャネル領域との間の部分とに渡るようにソース領域 を形成し、 かつ前記第 2の本体部と、 前記連結部の、 該第 2の本体部と 前記チャネル領域との間の部分とに渡るようにドレイン領域を形成する 工程 （C ) とを有し、 前記工程 （A ) において、 前記チャネル領域を構 成する半導体に格子歪みを持たせる。
このような構成とすると、 立体的構造上に歪みを有するチャネル半導 体層を形成でき、 キヤリァ移動度が高いチャネルに対してゲートの支配 力を高める半導体装置を製造することができる。 その結果、 低電圧でも 電流駆動力が高く、 微細化に強い半導体装置を得ることができる。
前記チャネル領域を構成する半導体が、 第 1の半導体と、 前記第 1の 半導体より格子定数の小さい第 2の半導体とで構成されていてもよい。 前記工程 （A ) において、 前記第 1の絶縁層上に格子緩和された前記 第 1の半導体からなる第 1の緩和半導体層を形成し、 その後、 前記第 1 の緩和半導体層の側面及び上面に前記第 2の半導体をェピタキシャル成 長して第 1 の歪み半導体層を形成してもよい。
前記工程 （A ) において、 前記第 1の絶縁層上に格子緩和された前記 第 2の半導体からなる第 2の緩和半導体層を形成し、 その後、 前記第 2 の緩和半導体層の上に前記第 1の半導体をェピタキシャル成長して第 2 の歪み半導体層を形成し、 その後、 前記第 2の緩和半導体層と前記第 2 の歪み半導体層との積層体の側面及び上面に前記第 2の半導体をェピ夕 キシャル成長して部分歪み半導体層を形成してもよい。
前記第 1の半導体がシリコン · ゲルマニウムであり、 前記第 2の半導 体がシリコンであってもよい。
前記工程 （A ) において、 S G O I基板を用意し、 該 S G O I基板の 埋め込み酸化膜を前記第 1の絶縁層として用い、 該 S G O I基板のシリ コン · ゲルマニウム層を前記第 1の半導体の層として用いてもよい。 こ のような構成とすると、 チャネルの一部が歪みシリコンで構成される半 導体装置を簡易に作成することができる。
前記工程 （A ) において、 S〇 I基板のシリコン層上にシリコン · ゲ ルニゥム層をェピタキシャル成長してなる基板を用意し、 該基板の埋め 込み酸化膜、 シリコン層、及びシリコン ' ゲルマニウム層を、それぞれ、 前記第 1の絶縁層、 前記第 2の半導体の層、 及び前記第 1の半導体の層 として用いてもよい。 このような構成とすると、 チャネルの一部が歪み シリコンで構成される半導体装置の作製難度を低減することができる。 本発明の上記目的、他の目的、特徴、 及び利点は、添付図面参照の下、 以下の好適な実施態様の詳細な説明から明らかにされる。
〔図面の簡単な説明〕
図 1は本発明の第 1の実施の形態に係る半導体装置の概略の構成を模 式的に示す斜視図である。
図 2は図 1の半導体装置の構成を示す平面図である。
図 3 A〜図 3 Cは、それぞれ、図 2の ΠΙΑ— ΠΙΑ線断面図、 ΠΙΒ— ΙΠΒ 線断面図、 及び IIIC一 IIIC線断面図である。
図 4 A〜図 4 Cは、 図 1の半導体装置の製造方法における工程を示す 図であって、 図 4 Aは平面図、 図 4 Bは図 4 Aの IVB— IVB 線断面図、 図 4 Cは図 4 Aの IVC— IVC線断面図である。
図 5 A〜図 5 Cは、 図 1の半導体装置の製造方法における工程を示す 図であって、 図 5 Aは平面図、 図 5 Bは図 5 Aの VB— VB 線断面図、 図 5 Cは図 5 Aの VC— VC線断面図である。
図 6 A〜図 6 Cは、 図 1の半導体装置の製造方法における工程を示す 図であって、図 6 Aは平面図、図 6 Bは図 6 Aの VIB— VIB線断面図、 図 6 Cは図 6 Aの VIC— VIC線断面図である。
図 7 A〜図 7 Cは、 図 1の半導体装置の製造方法における工程を示す 図であって、 図 7 Aは平面図、 図 7 Bは図 7 Aの VIIB— VIIB 線断面 図、 図 7 Cは図 7 Aの VIIC— VIIC線断面図である。 図 8 A〜図 8 Cは、 図 1の半導体装置の製造方法における工程を示す 図であって、 図 8 Aは平面図、 図 8 Bは図 8 Aの VIIIB— VIIIB 線断 面図、 図 8 Cは図 8 Aの VIIIC— VIIIC線断面図である。
図 9は、 ゲート電圧一ドレイン電流特性を、 本実施の形態の半導体装 置と従来例とを対比して示すグラフである。
図 1 0は本発明の第 2の実施の形態に係る半導体装置の構成を示す平 面図である。
図 1 1 A〜図 1 1 Cは、 それぞれ、 図 1 0の XIA— XIA線断面図、 XIB 一 XIB線断面図、 及び XIC— XIC線断面図である。
図 1 2 A〜図 1 2 Cは、 図 1 1の半導体装置の製造方法における工程 を示す図であって、 図 1 2 Aは平面図、 図 1 2 Bは図 1 2 Aの ΧΠΒ— XIIB線断面図、 図 1 2 Cは図 1 2 Aの XIIC— XIIC線断面図である。 図 1 3 A〜図 1 3 Cは、 図 1 1の半導体装置の製造方法における工程 を示す図であって、 図 1 3 Aは平面図、 図 1 3 Bは図 1 3 Aの ΧΠΙΒ— ΧΙΠΒ線断面図、図 1 3 Cは図 1 3 Aの XIIIC— XIIIC線断面図である。 図 1 4 A〜図 1 4 Cは、 図 1 1の半導体装置の製造方法における工程 を示す図であって、 図 1 4 Aは平面図、 図 1 4 Bは図 1 4Aの XIVB— XIVB線断面図、 図 1 4 Cは図 1 4 Aの XIVC— XIVC線断面図である。 図 1 5 A〜図 1 5 Cは、 図 1 1の半導体装置の製造方法における工程 を示す図であって、 図 1 5 Aは平面図、 図 1 5 Bは図 1 5 Aの XVB— XVB線断面図、 図 1 5 Cは図 1 5 Aの XVC— XVC線断面図である。 図 1 6 A〜図 1 6 Cは、 図 1 1の半導体装置の製造方法における工程 を示す図であって、 図 1 6 Aは平面図、 図 1 6 Bは図 1 6 Aの XVIB— XVIB線断面図、 図 1 6 Cは図 1 6 Aの XVIC— XVI C線断面図である。 図 1 7 Aは第 2の実施の形態の半導体装置のフィン部における結晶格 子の状態を示す模式図である。
図 1 7 Bは図 1 7 Aの歪み S i G e層及び部分歪み層における結晶格 子の歪み状態を示す模式図である。 図 1 8は第 1の実施の形態における歪み S i層の結晶格子の歪み状態 を示す模式図である。
図 1 9 Aは nチャネル型 F E Tにおけるフィン部の幅一高さ比の有効 範囲の、 歪み S i G e層の G e濃度に対する依存性を示すグラフ、 図 1 9 Bは pチャネル型 F E Tにおけるフィ ン部の幅—高さ比の有効範囲 の、 歪み S i G e層の G e濃度に対する依存性を示すグラフである。
〔発明を実施するための最良の形態〕
以下、 本発明の実施の形態を、 図面を参照しながら説明する。
(第 1の実施の形態）
図 1は本発明の第 1の実施の形態に係る半導体装置の概略の構成を模 式的に示す斜視図である。
図 1に示すように、 本実施の形態の半導体装置は、 フィン F E Tで構 成されており、 主要な構成要素として、 ソース本体部 （第 1の本体部） 1 3、 ドレイン本体部 （第 2の本体部） 1 4、 フィ ン部 （連結部） 1 5、 ゲート絶縁膜 （第 2の絶縁層） 1 7及びゲート電極 1 8を有している。 なお、 図 1では、 シリサイ ド層及び層間絶縁膜、 配線等の図示が省略さ れている。
ソース本体部 1 3及びドレイン本体部 1 4は直方体状に形成され、 基 板絶縁層 1 1の上に互い対向するように配置されている。 ソース本体部 1 3 と ドレイン本体部 1 4とに両端が接続されかつ互いに間隔を有す るようにして、 複数 （ここでは 3つ） の板状のフィ ン部 1 5が基板絶縁 層 （第 1の絶縁層） 1 1上に立設されている。 そして、 各フィン部 1 5 の中央部（以下、 チャネル領域という） 1 5 aの側面及び上面を覆うよう にゲート絶縁 1 7が形成されている。 そして、 3つのフィン部 1 5のチ ャネル領域 1 5 aの側面及び上面を、 ゲート絶縁 1 7を介して覆い、 3 つのフィン部 1 5の間の空間を埋め、 かつ平面視において 3つのフィン 部 1 5に直交して延びるようにゲート電極 1 8が基板絶縁層 1 1の上 に形成されている。 ゲ一ト電極 1 8の側面はサイ ドウオール 2 3によつ て覆われている。 また、 ソース本体部 1 3及びドレイン本体部 1 4の側 面のフィン部 1 5との接続部分以外の部分、 及びフィ ン部 1 5の側面の ゲート絶縁膜 1 7によって覆われていない部分もサイ ドウオール 2 3 によって覆われている。 ソース本体部 1 3及びドレイン本体部 1 4の上 面には、 各フィン 1 5に対応するように 3つのコンタク ト 2 7がそれぞ れ形成されている。 また、 ゲ一ト電極 1 8のゲート幅方向 （フィン部 1 5に直交する方向） の端部の上面にもコンタク 卜 2 7が形成されている c 図 2は図 1の半導体装置の構成を示す平面図、 図 3 A〜図 3 Cはそれ ぞれ図 2の ΙΠΑ— ΙΠΑ線断面図、 ΙΠΒ— ΙΠΒ線断面図、及び IIIC一 IIIC 線断面図である。 なお、 図 3 A〜図 3 Cは、 図 2の平面図に対して、 水 平方向 （基板 1 0 1の主面に平行な方向） における寸法を適宜縮小又は 拡大して描かれている。
図 2及び図 3 A〜図 3 Cに示すように、本実施の形態の半導体装置は、 半導体基板 1 0 1を有している。 半導体基板 1 0 1は、 シリコン等から なる支持基板 1 0上に酸化膜層からなる基板絶縁層 1 1 (約 400nm 以 下） が形成されて構成されている。
フィン部 1 5においては、 該フィン部 1 5の長さ方向 （基板 1 0 1の 主面に平行な方向）の中央部（チャネル領域） 1 5 aに位置するように、 基板絶縁層 1 1上に、 格子緩和したシリコン · ゲルマニウム層 （以下、 緩和 S i G e層という） 1 2が形成されている。緩和 S i G e層 1 2は、 全体として、 上下方向 （基板 1 0 1の厚み方向） に延びる 4角柱状に形 成されている。 緩和 S i G e層 1 2のゲルマニウム濃度は 1 0 %以上で かつ 6 0 %以下が好ましく、 2 0 %以上でかつ 5 0 %以下がより好まし い。 また、 緩和 S i G e層 1 2の高さは、 略 3 0 n m以上でかつ略 1 0 0 n m以下が好ましい。
この 4角柱状の緩和 S i G e層 1 2の側面及び上面を覆うように引つ 張り歪みを有するシリコン層 （以下、 歪み S i層という） 1 6が形成さ れている。 歪み S i層 1 6の厚みは略 5 n m以上でかつ略 5 O n m以下 が好ましい。 また、 歪み S i層 1 6の歪みは、 0 . 8 %以上でかつ 5 . 0 %以下が好ましく、 1 . 6 %以上でかつ 4 . 2 %以下がより好ましい。 ここで、 歪み S i層 1 6の歪みは S i の格子定数に対するパーセンテ一 ジで表されている。
ソース本体部 1 3、 ドレイン本体部 1 4は、 フィン部 1 5の緩和 S i G e層 1 2及び歪み S i 層 1 6 とそれぞれ同時に形成された緩和 S i G e層及び歪み S i層で構成されている。 また、 フィン部 1 5のチヤネ ル領域 1 5 a以外の部分 （以下、 非チャネル領域という） も緩和 S i G e層 1 2及び歪み S i層 1 6 とそれぞれ同時に形成された緩和 S i G e層及び歪み S i層構成されている。 そして、 ソース本体部 1 3、 ドレ ィン本体部 1 4、 及びフィン部 1 5の第 2部分の緩和 S i G e層及び歪 み S i層には、 高濃度のドーパント不純物が導入され、 該緩和 S i G e 層及び歪み S i層は、 それぞれ、 縮退したシリコン · ゲルマニウム層及 びシリコン層となっている。 そして、 ソース本体部 1 3とフィン部 1 5 の非チャネル領域のソース本体部 1 3に繋がった部分とがソース領域 2 を構成し、 ドレイン本体部 1 4とフィン部 1 5の非チャネル領域の ドレイン本体部 1 4に繋がった部分とがドレイン領域 2 5を構成して いる。
ゲ一ト絶縁膜 1 7は、 フィン部 1 5において、 チャネル領域 1 5 aの 歪み S i層 1 6 と、 非チャネル領域の、 該歪み S i層 1 6の両側に位置 する部分とを覆うように形成されている。 ゲート絶縁膜 1 7は、 例えば 酸窒化膜（厚み ： 約 1〜 5 n m)もしくは高誘電率絶縁膜である H f O 2 膜 （厚み： 約 3 0 n m以下） で構成されている。
ゲート電極 1 8は、 フィン部 1 5において、 歪み S i層 1 6の上方に 位置するようにして、 ゲート絶縁膜 1 7上に形成されている。 ゲート電 極 1 8の厚みは約 5 0〜 1 5 0 n mである。ゲート電極 18は、例えば、 高濃度のドーパン卜不純物が導入され、 縮退させたポリシリコン又はポ リシリコンゲルマニウムで構成されている。 上記のような構成により、 図 3 Aに示すように、 使用時においては、 フィ ン部 1 5の両側部 1 9 と上部 2 0に位置する歪み S i 層 1 6によ つてチャネルが形成される。
フィン部 1 5の幅 2 1は、 約 1 5 nm以上 1 0 O nmの範囲であるの が好ましく、 かつ印加されるゲ一ト電圧によって完全に空乏化されるこ とが望ましい。 具体的には、 歪み S i層 1 6の幅 （フィン部 1 5の幅） 2 1の 1 Z 2が、 ゲ一ト長 L (図 3 B参照） の約 1ノ 3以下となるよう に、 フィ ン部 1 5及びゲ一ト電極 1 8の寸法を設定することが望ましい c これにより、 ゲ一ト電極 1 8に印加されるゲ一ト電圧のチャネルに対 する支配力が高まり、 ショートチャネル効果を抑制することができる。 加えて、 理想的なサブスレツショルド特性 （サブスレツショルド係数 =
6 0 m e V /decade) を得ることができ、 低電圧でより多くの電流駆動 力を得ることができる。
ゲート電極 1 8、 ソース領域 2 4、及びドレイン領域 2 5の上面には、 例えば、 C oや N i を用いてシリサイ ド膜 2 2が形成されている。
サイ ドウオール 2 3は、 フィン部 1 5においては、 ゲ一ト電極 1 8の 両側面を覆うように、 ゲート絶縁層 1 7の上に形成されている。 また、 既述のように、 サイ ドウォール 2 3は、 ゲ一卜電極 1 8の側面、 ソース 本体部 1 3及びドレイン本体部 1 4の側面の特定部分、 並びにフィン部 1 5の側面の特定部分を覆うように形成されているので、 自己整合的に シリサイ ド膜 2 2を形成することができる。
ゲート電極 1 8、 ソース領域 2 4、 及びドレイン領域 2 5に導入され るドーパント不純物の種類は、 nチャネル F E Tでは例えば、 燐 （P) や砒素 （As) が用いられ、 pチャネル F E Tでは例えば、 ボロン （B) が用いられる。 ソース領域 2 4、 及びドレイン領域 2 5に導入されるド 一パント不純物は、 濃度が、 深さ方向 （基板 1 0 1の厚み方向） におい て基板絶縁層 1 1 との界面まで同程度の高濃度 （ l X 1 01 9 c m_3以 上） に保たれるよう導入することが望ましい。 これにより、 フィン部 1 5の上部 2 0だけでなく両側部 1 9に形成さ れるチャネルとソース領域 2 4及びドレイン領域 2 5 との距離も近く なるため、 寄生抵抗が小さくなる。
また、 ゲート電極 1 8に導入される ド一パント不純物は、 フィン部 1 5の間に位置する部分において、 濃度が、 深さ方向 （基板 1 0 1の厚み 方向） において基板絶縁層 1 1 との界面まで同程度の高濃度 （ 1 X 1 0 1 9 c m— 3以上）に保たれるよう導入することが望ましい。 これにより、 ゲ一ト電圧をフィ ン部 1 5の側部 1 9全体に均一に印加することがで き、 該側部 1 9の基板絶縁層 1 1近傍部分にも確実にチャネルを形成す ることができる。
基板 1 0 1には、 シリサイ ド膜 2 2及びサイ ドウォール 2 3で覆われ た、 ソース電極本体部 1 3、 ドレイン本体部 1 4、 フィ ン部 1 5、 ゲ一 ト絶縁膜 1 7、 及びゲート電極 1 8を覆うように層間絶縁膜 2 6が形成 されている。 そして、 層間絶縁膜 2 6の表面からこれを貫通して、 ソー ス本体部 1 3、 ドレイン本体部 1 4、 及びゲート電極 1 8の上のシリサ イ ド膜 2 2に至るように、 コンタク トホールが形成され、 このコンタク トホ一ルを、 例えば W 等のメタルプラグで埋め込むようにしてコン夕 ク ト 2 7が形成されている。 そして、 層間絶縁膜 2 6の表面にコンタク ト 2 7の上端に接続するように、 A1や Cu等からなるメタル配線 2 8が 形成されている。 これにより、 ゲ一ト電極 1 8、 ソース領域 24、 及びド レイン電極 2 5に、 それぞれ、 メタル配線 2 8及びコンタク ト 2 7を介 して、 独立して電圧を印加することができる。
次に、 以上のように構成された半導体装置の製造方法を説明する。 図 4 A〜図 8 Cは、 図 1の半導体装置の製造方法における工程を示す 図である。 ここで、 図 4 Aは平面図、 図 4 Bは図 4 Aの IVB— IVB線断 面図、 図 4 Cは図 4 Aの IVC— IVC線断面図、 図 5 Aは平面図、 図 5 B は図 5 Aの VB— VB線断面図、 図 5 Cは図 5 Aの VC— VC線断面図、 図 6 Aは平面図、 図 6 Bは図 6 Aの VIB— VIB線断面図、 図 6 Cは図 6 872
13
Aの VIC— VIC線断面図、 図 7 Aは平面図、 図 7 Bは図 7 Aの VIIB— VIIB 線断面図、 図 7 Cは図 7 Αの VIIC— VIIC 線断面図、 図 8 Aは平 面図、 図 8 Bは図 8 Aの VIIIB— VIIIB 線断面図、 図 8 Cは図 8 Aの VIIIC-VIIIC線断面図である。
図 4 A〜図 4 Cの工程において、 半導体基板 1 0 1を用意する。 半導 体基板 1 0 1 として、 例えば、 シリコン層 1 0 (支持基板） 、 埋め込み 酸化膜 （基板絶縁層 （厚み ： 約 4 0 0 nm以下） ） 、 及び埋め込み酸化 膜上に形成され格子緩和したシリコン · ゲルマニウム層 1 2 ' (ゲルマ ニゥム濃度 1 0 ~ 5 0 %、 厚み約 3 0〜： L O O nm) で構成される S G 〇 I基板 ( Silicon Germanium on insulator) を使用—9 る。
次に、 図 5 A〜図 5 Cの工程において、 まず、 素子領域を定義する。 具体的には、 パターニングされたレジストマスク、 もしくはプラズマ CVD (Chemical Vapor Deposition) 法等で堆積されたシリコン酸化膜 などをハードマスクとして格子緩和したシリコン · ゲルマニウム層 1 2 ' に対しドライエッチングを行い、 最終的にソース本体部 1 3となる 直方体状の部分（以下、緩和 S i G eソース本体部という） 1 2 ' aと、 最終的にドレイン本体部 1 4となる直方体状の部分 （以下、 緩和 S i G e ドレイン本体部という） 1 2 ' bと、 最終的にフィン部 1 5となる 3 つの板状の部分 （以下、 緩和 S i G eフィン部という） 1 2 ' c とを形 成する。 ここで、 緩和 S i G eソース本体部 1 2 ' aと緩和 S i G e ド レイン本体部 1 2 ' bとは対向するように形成され、 3つの緩和 S i G eフィ ン部 1 2 ' cは、 緩和 S i G eソース本体部 1 2 ' aと緩和 S i G e ドレイン本体部 1 2 ' bとを接続するように形成される。 これによ り、 基板 1 0 1上に素子領域が定義される。
次に、 図 6 A〜図 6 Cの工程において、 上記のように定義されえた素 子領域の表面全体に、 UHV-CVD (Ultra High Vacuum - Chemical Vapor Deposition) 法を用いて、 シリコン膜を 5 0 0〜 6 5 0 °Cの温度 でェピタキシャル成長することにより、 引っ張り歪みを有する歪みシリ JP2004/007872
14 コン膜 1 6 ' を約 1 0〜 5 0 n mの厚みに形成する。 これにより、 緩和 S i G eソース本体部 1 2 ' a、緩和 S i G e ドレイン本体部 1 2 ' b、 及び 3つの緩和 S i G eフィン部 1 2 ， cの上面及び側面に、 歪みシリ コン膜 1 6 ' が形成される。 その結果、 緩和 S i G eソース本体部 1 2 ' aとその上面及び側面に形成された歪シリコン膜 1 6 ' とでソース本体 部 1 3が形成され、 緩和 S i G e ドレイン本体部 1 2 ' bとその上面及 び側面に形成された歪シリコン膜 1 6 ' とでドレイン本体部 1 4が形成 され、 緩和 S i G eフィン部 1 2 ' c とその上面及び側面に形成された 歪シリコン膜 1 6 ' とでフィン部 1 5が形成される。
次に、 図 7 A〜図 7 Cの工程において、 歪みシリコン膜 1 6 ' の全面 にわたつて、 例えば、 8 0 0 °C〜 1 0 0 0 °Cの温度で短時間の急速熱酸 化を行い、 最終的にゲ一ト絶縁膜 1 7 となるシリコン酸化膜 1 7 ' を 1 〜 5 n mの厚みに形成する。 ここで、 シリコン酸化膜 1 7 ' に代えて、 酸化膜にプラズマ窒化を行って酸窒化膜を形成し、 あるいはスパッタ等 により高誘電率絶縁膜である H f O 2などを形成してもよい。
次に、 シリコン酸化膜 1 7 ' 上に、 最終的にゲ一ト電極 1 8となる導 電膜を形成する。 例えば、 シリコン酸化膜 1 7 ' が形成された半導体基 板 1 0 1 の全面にわたってポリ シリ コ ン膜を L P — C V D ( Low Pressure - Chemical Vapor Deposition) 法により 5 0〜 2 0 O n mの 厚みに形成し、イオン注入等により ドーパント不純物を 5 X 1 0 1 9 c m 一 3以上の高濃度に導入した後、 8 0 0 °C〜 1 0 0 0 °Cで短時間、 窒素雰 囲気意中で急速熱処理を施してドーパント不純物の活性化を行う。
その後、 パターニングされたレジストマスク、 もしくはプラズマ C V D ( Chemical Vapor Deposition) 法等で堆積されたシリコン酸化膜な どをハードマスクとしてドライエッチングを行うことにより、 縮退した ポリシリコン層で形成されたゲ一卜電極 1 8を形成する。
ここで注意すべきことは、 図 7 Bに示すように、 ゲート電極 1 8は、 各フィン部 1 5の間において、 基板絶縁層 1 1に達するように確実に埋 め込むよう形成することと、 ドライエッチング後にポリシリコン残渣が ソース本体部 1 3及びドレイン本体部 1 4の側面に残存しないように することである。 例えば、 ポリシリコンのドライエッチングにおいて、 異方性が強いエッチング条件でメインのエッチングを行った後、 等方性 が強いエッチング条件でオーバ一エッチングを行い、 ソース本体部 1 3 及びドレイン本体部 1 4の側面にサイ ドゥオール状にポリシリコンが 残ることを防ぐことも有効である。
この後、 図 8 A〜図 8 Cの工程において、 通常の C M O Sプロセスを 用いて、 シリコン酸化膜などからなるサイ ドウオール 2 3をゲ一ト電極 1 8の側面、 ソース本体部 1 3及びドレイン本体部 1 4の側面の特定部 分、 並びにフィ ン部 1 5の側面の特定部分を覆うように形成し、 その後 ソース本体部 1 3及びドレイン本体部 1 4と、 フィン部 1 5の非チヤネ ル領域にドーパント不純物をイオン注入して急速熱処理することによ り、 ソース領域 2 4及びドレイン領域 2 5を形成する。 これにより、 フ イン部 1 5のチャネル領域 1 5 aに、 緩和 S i G e層 1 2及び歪み S i 層 1 6が形成される。 その後、 Coもしくは Ni等を用いて、 ゲート電極 1 8、 ソース領域 2 4及びドレイン領域 2 5の上面にシリサイ ド膜 2 2 を形成する。
次に、 図 2及び図 3 A〜図 Cに示すように、 シリサイ ド膜 2 2が形成 された基板 1 0 1 の全面にシリコン酸化膜などからなる層間絶縁膜 2 6を形成してこれを C M P (Chemical Mechanical Polishing)により平 坦化し、 その後、 層間絶縁膜 2 6を貫通する W等のメタルプラグからな るコンタク ト 2 7を形成し、 その後、 層間絶縁膜 2 6の表面に、 コン夕 ク ト 2 7の上端に接続するように Cuもしくは A1からなるメタル配線 2 8を形成する。 かくして、 フィン F E Tが完成される。
ただし、 ソース領域 2 4及びドレイン領域 2 5へのイオン注入は、 ソ ース領域 2 4及びドレイン領域 2 5の深さ方向において、 不純物濃度が 5 X 1 0 1 9 c m— 3以上の高濃度で均一になるように注入エネルギ一を 調整することが望ましい。
次に、 以上のように構成され製造された半導体装置の動作を図 3 A〜 図 3 C及び図 9を用いて説明する。 図 9は、 ゲート電圧一ドレイン電流 特性を、 本実施の形態の半導体装置と従来例とを対比して示すグラフで ある。
図 3 A〜図 3 Cにおいて、 例えば、 ソース領域 2 4を接地し、 ドレイ ン領域 2 5にドレイン電圧 V dを印加し、 ゲート電極に閾値電圧以上の ゲート電圧 V gを印加すると、 歪み S i層 1 6にチャネルが形成され、 該チャネルを通じてソース領域 2 4と ドレイン領域 2 5 との間にドレ イン電流 I dが流れる。 ここで、 本実施の形態の半導体装置では、 チヤ ネルが形成される半導体層が歪み S i層 1 6で構成されているので、 そ の高いキャリア移動度により、 図 9に示すように、 従来例に比べて、 電 流駆動力が向上する。 本実施の形態では、 例えば、 緩和 S i G e層 1 2 のゲルマニウム濃度が約 3 0 %の場合、 その上に形成された歪みシリコ ン 1 6では、 従来の無歪み S i層と比べて約 6 0〜 8 0 %、 電子の実効 移動度が向上することが期待できる。
さらに、 本実施の形態では、 フィ ン部 1 5の上部 2 0及び側部 1 9に 形成された歪み S i 層 1 6からなる立体的チャネル構造をゲ一卜電極 1 8で囲むように構成されているので、 チャネルに対するゲート電極 1 8の支配力が向上し、 それにより、 低電圧でも高い電流駆動力が得られ るとともに、 ショ一トチャネル効果が抑制される。 このため、 微細化に 適したデバイスとなる。
[第 1の実施例]
以下、 第 1の実施例である半導体装置及びその製造方法を、 図 4 A〜 図 8 Cを用いて説明する。
図 4 A〜図 4 Cの工程において、 半導体基板 1 0 1を用意する。 半導 体基板 1 0 1 として、 シリコン層 1 0、 埋め込み酸化膜 （基板絶縁層 ： (厚み ： 約 4 0 0 n m以下） ） 、 及び埋め込み酸化膜上に形成され格子 緩和したシリコン ' ゲルマニウム層 1 2 ' (ゲルマニウム濃度 3 0 %、 厚み 1 0 0 n m ) で構成される S G O I基板 （Silicon Germanium on Insulator) を 用一 9 o。
次に、 図 5 A〜図 5 Cの工程において、 まず、 素子領域を定義する。 具体的には、 プラズマ CVD ( Chemical Vapor Deposition) 法を用いて 約 6 0 0 °Cで基板全面にわたって堆積されたシリコン酸化膜を、 レジス トマスクを用いたドライエッチングによりパターニングし、 ハードマス クを形成する。 八一ドマスクはあらかじめ大きなサイズで作製しておき、 エッチングレートが良く制御された希釈弗化水素酸によるゥエツ トェ ツチングによって露光限界以下のサイズに調整することができる。
このハードマスクを用いて格子緩和したシリコン · ゲルマニウム層
1 2 ' に対しドライエッチングを行い、 緩和 S i G eソース本体部 1 2 ' aと、 緩和 S i G e ドレイン本体部 1 2 ' と、 緩和 S i G eフィ ン部 （幅は約 3 0 n m ) 1 2， c とを形成する。 ここで、 緩和 S i G e ソース本体部 1 2 ' aと緩和 S i G e ドレイン本体部 1 2 ' bとは対向 するように形成され、 3つの緩和 S i G eフィ ン部 1 2 ' cは、 緩和 S
1 G eソース本体部 1 2 ' aと緩和 S i G e ドレイン本体部 1 2 ' bと を接続するように形成される。 これにより、 基板 1 0 1上に素子領域が 定義される。 '
次に、 弗化水素酸によるウエッ トエッチングを行ってエッチングマス クを全て除去した後、 ウェハ洗浄を行って基板 1 0 1の表面を清浄化す る。
次に、 図 6 A〜図 6 Cの工程において、 上記のように定義されえた素 子領域の表面全体に、 U H V— C V D法を用いて、 シリコン膜を 6 0 0 の温度でェピタキシャル成長することにより、 引っ張り歪みを有す る歪みシリコン膜 1 6 ' を約 1 5 n mの厚みに形成する。 これにより、 緩和 S i G eソース本体部 1 2 ' a、 緩和 S i G e ドレイン本体部 1
2 ' b、 及び 3つの緩和 S i G eフィン部 1 2 ' cの上面及び側面に、 歪みシリコン膜 1 6 ' が形成される。 その結果、 緩和 S i G eソース本 体部 1 2 ' aとその上面及び側面に形成された歪シリコン膜 1 6 ' とで ソース本体部 1 3が形成され、 緩和 S i G e ドレイン本体部 1 2 ' bと その上面及び側面に形成された歪シリコン膜 1 6 ' とでドレイン本体部 1 4が形成され、 緩和 S i G eフィン部 1 2 ' c とその上面及び側面に 形成された歪シリコン膜 1 6 ' とでフィン部 1 5が形成される。
次に、 図 7 A〜図 7 Cの工程において、 歪みシリコン膜 1 6 ' の全面 にわたつて、 約 8 5 0 °Cの温度で短時間の急速熱酸化を行い、 シリコン 酸化膜 1 7 ' を 2 nmの厚みに形成する。
次に、 シリコン酸化膜 1 7 ' 上に、 最終的にゲート電極 1 8となるポ リシリコン膜を L P— CVD法により 1 5 O nmの厚みに形成し、 燐ィ オン（P+)のイオン注入 （ l O k e V程度、 ドーズ量 4 X 1 01 9 c m_3 程度） を行って、 燐イオンを 1 X 1 0 1 9 c m_3以上の高濃度に導入す る。
その後、 プラズマ CVD法で堆積されたシリコン酸化膜にレジストを マスクとしたドライエッチングを行ってパターニングし、 シリコン酸化 膜のハードマスクをポリシリコン膜上に形成する。 このハードマスクを 用いてポリシリコン膜のドライエッチングを行うことにより、 縮退した ポリシリコン層で形成されたゲ一ト電極 1 8 (ゲー卜長約 9 0 nm) を 得る。
ここで注意すべきことは、 図 8 Bに示すように、 ゲー卜電極 1 8は基 板絶縁層 （埋め込み酸化膜） 1 1まで確実に埋め込まれるように形成す ることと、 ドライエッチング後にポリシリコン残渣がソース本体部 1 3 及びドレイン本体部 1 4の側面に無いようにすることである。 ポリシリ コンのドライエッチングにおいて、 異方性が強いエッチング条件でメイ ンのエッチングを行い、 ポリシリコン膜の終端検出を行った後、 メイン のエッチング条件よりもチャンバ一内のガス圧を高く し、 等方性が強い エッチング条件でォ一バーエッチングを行い、 ソース本体部 1 3及びド 7872
19 レイン本体部 1 4の側面にサイ ドウォール状にポリシリコンが残るこ とを防ぐ。
以降の工程は、 一般的な CMO Sプロセスを用いることが可能である。 図 8 A〜図 8 Cに示すように、 シリコン酸化膜を堆積した後全面エッチ バックを行ってサイ ドウォール 2 3 (サイ ドウォール幅約 5 0 n m) を 形成する。 その後、 レジストパターンをマスクとして砒素イオン (As+) を約 3 5 k e Vでドーズ量 4 X 1 0 1 5 c m— 2程度のイオン注入を行い、 レジストマスクを完全に除去した後、 約 9 5 0 °Cで約 1 5秒、 窒素雰囲 気意中の急速熱処理を施してゲート電極 1 8中の燐及びソース領域 2 4及びドレイン領域 2 5中の砒素の活性化を行い、 高濃度に縮退したゲ ―ト電極 1 8及びソース領域 2 4及びドレイン領域 2 4を形成する。
この時、 ソース及びドレイン領域 2 4， 2 5の深さ方向において、 不 純物濃度が 5 X 1 0 1 9 c m— 3以上の高濃度でほぼ均一になるようにソ ース及びドレイン領域 2 4， 2 5が形成されている。 次に、 C o膜をス パッタ法で全面に約 1 5 nm堆積し、 1 回目の窒素雰囲気中、 急速熱処 理 （約 5 0 0 °C、 3 0秒程度） でゲート電極 1 8、 ソース及びドレイン 領域 2 4 , 2 5上に C oシリサイ ド膜 （C o 2 S i又は C o S i ) を形 成し、 洗浄を行って酸化膜上に付着した不要な C o膜を完全に除去する t 続いて 2回目の窒素雰囲気中、 急速熱処理 （約 8 5 0 ° (：、 3 0秒程度） でより低抵抗な C oシリサイ ド膜 2 2 (C o 2 S i )をゲート電極 1 8、 ソース及びドレイン領域 2 4， 2 5上にのみ形成する。 次に、 図 2及び 図 3 A〜図 3 Cに示すように、 シリコン酸化膜からなる層間絶縁膜 2 6 を約 5 0 0 nmの厚みに基板全面にわたって形成し、 CM Pによる平坦 ィ匕を行う。
その後、 層間絶縁膜 2 6にコンタク トホールをドライエッチングで形 成し、 タングステン （W) のメタルプラグ 2 7を埋め込み、 その上に C Uもしくは A 1 のメタル配線 2 8を形成し、 ゲ一ト電極 1 8、 ソース領 域 2 4、 ドレイン領域 2 5をそれぞれ独立に電圧制御できるようにして nチャネル型の F E Tを完成させる。
本実施例 1によって形成された ηチャネル型 F Ε Τは、 歪みシリコン 層 1 6にチャネルが形成されるため、 電子の実効移動度が高くなり、 電 流駆動力が向上する。 さらに、 図 3 Αに示すように、 格子緩和したシリ コン . ゲルマニウム層 1 2の上面及び側面に形成される歪みシリコン 層 1 6からなる立体的チャネル構造をゲート電極 1 8で囲んだ構造に よるゲートの支配力強化により、 低電圧でも高い電流駆動力を示し、 シ ョートチャネル効果が抑制できるため、 微細化に適したデバイスと言え る。
なお、 実施例 1では nチャネル型 F ETの構造及び製造方法を示した が、 ドーパント不純物の極性を反対にすることで、 pチャネル型 F ET の構造及び製造方法が同様に得られる。 さらに、 nチャネル型 F E Tと pチャネル型 F ETとを用いて相補型の F ETを得ることができる。 (第 2の実施の形態）
図 1 0は本発明の第 2の実施の形態に係る半導体装置の構成を示す平 面図、図 1 1 A〜図 1 1 Cはそれぞれ図 1 0の XIA— XIA線断面図、 XIB — XIB線断面図、 及び XIC— XIC線断面図である。 なお、 図 1 1 A〜図 1 1 Cは、 図 1 0の平面図に対して、 水平方向 （基板 1 0 1の主面に平 行な方向） における寸法を適宜縮小又は拡大して描かれている。 また、 図 1 0及び図 1 1 A〜図 1 1 Cにおいて、 図 2及び図 3 A〜図 3 Cと同 一符号は同一又は相当する部分を示す。
本実施の形態は第 1の実施形態と以下の点が異なる。 第 1点は、 第 1 の実施の形態 1の緩和 S i G e層 1 2が、 歪みを有しないシリコン層 (以下、 緩和 S i層という） 3 3 とこの緩和 S i層 3 3上に形成された 歪みを有するシリコン . ゲルマニウム層 （以下、 歪み S i G e層とい う） 3 0で置換されている点である。 第 2点は、 第 2の実施の形態の歪 み S i層 1 6が、 歪み S i G e層 3 0の側面に形成された部分 3 1 bに のみ歪みを有するシリコン層 （以下、 部分歪み S i層という） 3 1で置 換されている点である。その他の点は、第 1の実施の形態と同様である。 具体的には、 フィン部 1 5において、 チャネル領域 1 5 aに位置する ように、 基板絶縁層 1 1上に、 緩和 S i層 3 3が形成され、 この緩和 S i層 3 3上に歪み S i G e層 3 0が形成されている。 この緩和 S i層 3 3及び歪み S i G e層 3 0からなる積層体は、 全体として、 上下方向に 延びる 4角柱状に形成されている。
歪み S i G e層 3 0のゲルマニウム濃度の好ましい範囲については後 述する。 また、 緩和 S i層 3 3及び歪み S i G e層 3 0からなる積層体 の高さは、 略 3 0 nm以上でかつ略 1 0 0 nm以下が好ましい。
この 4角柱状の緩和 S i層 3 3及び歪み S i G e層 3 0からなる積層 体の側面及び上面を覆うように部分歪み S i層 3 1が形成されている。 部分歪み S i層 3 1の厚みは略 5 nm以上でかつ略 5 O nm以下が好 ましい。 部分歪み S i層 3 1は、 歪み S i G e層 3 0の上面に形成され 歪みを有しない第 1の緩和部分 3 1 aと、 歪み S i G e層 3 0の側面に 形成され引っ張り歪みを有する歪み部分 3 1 bと、 緩和 S i層 3 3の側 面に形成され歪みを有しない第 2の緩和部分 3 1 c とで構成されてい る。 ここで、 部分歪み S i層 3 1の歪み部分 3 1 bの歪みは、 0. 8 % 以上でかつ 5. 0 %以下が好ましく、 1. 6 %以上でかつ 4. 2 %以下 がより好ましい。 ここで、 歪み部分 3 1 bの歪みは S i の格子定数に対 するパーセンテージで表されている。
ソース本体部 1 3、 ドレイン本体部 1 4は、 フィ ン部 1 5の緩和 S i 層 3 3、 歪み S i G e層 3 0、 及び部分歪み S i層 3 1 とそれぞれ同時 に形成された緩和 S i層、 歪み S i G e層、 及び部分歪み S i層で構成 されている。 また、 フィ ン部 1 5の非チャネル領域も、 チャネル領域 1 5 aの緩和 S i層 3 3、 歪み S i G e層 3 0、 及び部分歪み S i層 3 1 とそれぞれ同時に形成された緩和 S i層、 歪み S i G e層、 及び部分歪 み S i層で構成されている。 そして、 ソース本体部 1 3、 ドレイン本体 部 1 4、 及びフィン部 1 5の第 2部分の緩和 3 1層、 歪み3 1 06層、 及び部分歪み S i層には、 高濃度のドーパント不純物が導入され、 緩和 3 1層、 歪み3 1 & 6層、 及び部分歪み S i層は、 縮退したシリコン層 又はシリコン · ゲルマニウム層となっている。 そして、 ソース本体部 1 3 とフィ ン部 1 5の非チャネル領域のソ一ス本体部 1 3 に繋がった部 分とがソース領域 2 4を構成し、 ドレイン本体部 1 4とフィン部 1 5の 非チャネル領域のドレイン本体部 1 4に繋がった部分とがドレイン領 域 2 5を構成している。 なお、 フィン部 1 5の側面の好ましい面方位は 第 1の実施形態と同じである。
次に、 フィン部 1 5の幅に対する高さの比 （以下、 幅—高さ比という） の好ましい範囲 （以下、 有効範囲という） について、 図 1 9 A及び図 1 9 Bを用いて説明する。 図 1 9 Aは nチャネル型 F E Tにおけるフィン 部の幅一高さ比の有効範囲の、 歪み S i G e層の G e濃度に対する依存 性を示すグラフ、 図 1 9 Bは pチャネル型 F E Tにおけるフィン部の幅 一高さ比の有効範囲の、 歪み S i G e層の G e濃度に対する依存性を示 すグラフである。
図 1 9 A及び図 1 9 Bにおいて、 横軸は歪み S i G e層 3 0の G e濃 度を表し、 縦軸は幅一高さ比及び性能比を表している。 ここで、 性能比 は、 第 1の実施の形態の F E Tにおけるキャリア移動度 （平均値） に対 する第 2の実施の形態の F E Tにおけるキャリア移動度 （平均値） の比 を表している。 また、 Xマークで表されたプロッ 卜は、 歪み S i G e層 3 0の有効範囲の上限値を表している。 具体的には、 歪み S i G e層 3 0の臨界膜厚によって制約される、 幅一高さ比の上限値を示している。 なお、 歪み S i G e層 3 0の有効範囲の下限値は、 特定のマークで表さ れていないが、 「 1」 である。 黒色の矩形のマーク及び白色の矩形のマ ークで表されたプロッ トは、 それぞれ、 幅一高さ比の有効範囲のより好 ましい上限値及び下限値を示している。 黒丸マークで表されたプロッ 卜 は性能比を示している。 図 1 9 A及び図 1 8 Bに示すように、 幅一高さ比の有効範囲は、 歪み S i G e層 3 0の G e濃度、 及びチャネルの極性 （ nチャネル型か pチ ャネル型か） によって異なる。
詳しく説明すると、 図 1 9 Aに示すように、 nチャネル型 F E Tでは、 歪み S i層の G e濃度の好ましい範囲の下限値は 5 %である。 5 %未満 であると、 キャリア移動度を十分向上させるような歪みを部分歪み S i 層 3 1に生じさせることができないからである。 一方、 歪み S i層の G e濃度の好ましい範囲の上限値は 1 5 %である。 1 5 %を超えると、 歪 み S i G e層 3 1の臨界膜厚に制約されて幅一高さ比を大きくするこ とによつて性能比を向上させることが困難になるからである。
幅—高さ比の有効範囲は、 歪み S i G e層 3 0の G e濃度の 5 %以上 1 5 %以下の範囲において、 その上限及び下限を示す曲線で区画された 範囲である。 幅一高さ比の上限を示す曲線は、 G e濃度 5 %、 1 0 %、 1 5 %において、 それぞれ、 幅—高さ比が 1 0 0. 0 0、 3 0. 4 5、 1 7. 9 5である点 （Xマ一ク） を結ぶ曲線で表される。 また、 幅—高 さ比の下限を示す曲線は、 G e濃度 5 %、 1 0 %、 1 5 %において、 幅 —高さ比が 1. 0 0である直線である。
幅一高さ比の有効範囲のより好ましい範囲は、 歪み S i G e層 3 0の G e濃度の 5 %以上 1 5 %以下の範囲において、 その上限及び下限を示 す曲線で区画された範囲 （斜線の範囲） である。 幅一高さ比のより好ま しい上限を示す曲線は、 G e濃度 5 %、 1 0 %、 1 5 %において、 それ ぞれ、 幅一高さ比が 3 0. 4 5、 1 5. 4 5、 1 4. 9 5である点 （黒 色矩形マーク） を結ぶ曲線で表される。 また、 幅一高さ比のより好まし い下限を示す曲線は、 G e濃度 5 %、 1 0 %、 1 5 %において、 それぞ れ、 幅—高さ比が 1. 1 0、 2. 9 5、 5. 9 5である点 （白色矩形マ ーク） を結ぶ曲線で表される。 そして、 この範囲で性能比が 1より大き くなつている。
また、 pチャネル型 F E Tでは、 歪み S i層の G e濃度の好ましい範 囲の下限値は 5 %であり、 上限値は 3 0 %である。 下限値及び上限値の 根拠は、 nチャネル型 F ETと同じである。
幅一高さ比の有効範囲は、 歪み S 1 06層 3 0の& 6濃度の 5 %以上 3 0 %以下の範囲において、 その上限及び下限を示す曲線で区画された 範囲である。 幅一高さ比の上限を示す曲線は、 G e濃度 5 %、 1 0 %、
2 0 %、 3 0 %において、 それぞれ、 幅一高さ比が 1 0 0 0、 3 0 0、 6. 9 5、 3. 2である点 （Xマーク） を結ぶ曲線で表される。 また、 幅一高さ比の下限を示す曲線は、 G e濃度 5 %、 1 0 %、 2 0 %、 3 0 % において、 幅一高さ比が 1. 0 0である直線である。
幅一高さ比の有効範囲のより好ましい範囲は、 歪み S i G e層 3 0の G e濃度の 5 %以上 1 5 %以下の範囲において、 その上限及び下限を示 す曲線で区画された範囲 （斜線の範囲） である。 幅一高さ比のより好ま しい上限を示す曲線は、 G e濃度 5 %、 1 0 %、 2 0 %、 3 0 %におい て、 それぞれ、 幅—高さ比が 1 0. 4 5、 2 5. 4 5、 5. 9 5、 3. 0 0である点 （黒色矩形マーク） を結ぶ曲線で表される。 また、 幅—高 さ比のより好ましい下限を示す曲線は、 G e濃度 5 %、 1 0 %、 2 0 %、
3 0 %において、 それぞれ、 幅一高さ比が 1. 3 5、 1. 1 5、 1. 3 0、 1. 3 0である点 （白色矩形マーク） を結ぶ曲線で表される。 そし て、 この範囲で性能比が 1より大きくなつている。
nチャネル型 F E T及び pチャネル型 F E Tにおける幅—高さ比の 有効範囲の限界値の根拠は、 その下限を下回ると、 ゲートの支配力が弱 まるため、 ショートチャネル効果を抑制するのが困難となり、 リ一ク電 流が増加するからであり、 上限を超えると、 歪み S i層 3 0の膜厚が臨 界値に達し、 それによりが緩和して欠陥が形成され、 リーク電流が発生 するからである。
また、 幅—高さ比の有効範囲のより好ましい範囲の限界値の根拠は、 その下限以上であると、 歪み S i G e層 3 0の側面に形成された部分歪 み層 3 1の歪み部分（格子歪みが第 1の実施の形態に比べて約 2倍であ る） 3 1 bの割合が高くなり、 性能比が 1より高くなるからであり、 その 上限以下であると、 1以上の性能比が得られかつ F E Tの作製時におけ る加工性及び耐熱性が向上するからである。
次に、 以上のように構成された半導体装置の製造方法を、 図面に従つ て説明する。
図 1 2 A〜図 1 6 Cは、 図 1 1の半導体装置の製造方法における工程 を示す図である。 ここで、 図 1 2 Aは平面図、 図 1 2 Bは図 1 2 Aの XIIB-XIIB線断面図、 図 1 2 Cは図 1 2 Aの XIIC— XIIC線断面図、 図 1 3 Aは平面図、 図 1 3 Bは図 1 3 Aの ΧΠΙΒ— ΧΙΠΒ線断面図、 図 1 3 Cは図 1 3 Aの XIIIC— XIIIC線断面図、 図 1 4 Aは平面図、 図 1 4 Bは図 1 4 Aの XIVB— XIVB線断面図、 図 1 4 Cは図 1 4 Aの XIVC 一 XIVC線断面図、図 1 5 Aは平面図、図 1 5 Bは図 1 5 Aの XVB— XVB 線断面図、 図 1 5 Cは図 1 5 Aの ： XVC— XVC 線断面図、 図 1 6 Aは平 面図、 図 1 6 Bは図 1 6 Aの XVIB— XVI B 線断面図、 図 1 6 Cは図 1 6 Aの XVIC— XVIC 線断面図である。 なお、 図 1 2 A〜図 1 6 Cにお いて、 図 4 A〜図 8 Cと同一符号は同一又は相当する部分を示す。
図 1 2 A〜図 1 2 Cの工程において、 本実施の形態では、 半導体基板 1 0 1 として、 例えば、 シリコン層 1 0上に、 埋め込み酸化膜 1 1 (厚 み約 4 0 O nm以下） と、 シリコン層 3 3 ' (厚み約 2 0 nm以下） と、 格子歪みを持った歪みシリコン · ゲルマニウム層 3 0 ' (ゲルマニウム 濃度 1 0〜 5 0 %、 厚み約 2 0〜 1 0 0 nm) とがこの順に形成された 半導体基板を準備する。 この半導体基板 1 0 1は、 以下のようにして作 製可能である。
例えば、 従来の S 0 I基板に熱酸化と希釈した弗化水素酸を用いたゥ エツ トエッチングとを施して、表面のシリコン層 3 3 'を所望の膜厚（約 2 O nm以下） となるように調整する。
その後、 この S〇 I基板を洗浄し、 その後、 シリコン ' ゲルマニウム 層 （ゲルマニウム濃度 1 0〜 5 0 %、 厚み約 2 0〜： L 0 0 nm) をシリ コン層 3 3 ' 上にェピタキシャル成長する。 これにより、 その主面に平 行な方向に圧縮歪みを有し、 その厚み方向に垂直な方向に引っ張り歪み を有するシリコン · ゲルマニウム層 3 0 ' を有する半導体基板 1 0 1 を 得ることができる。
次に、 図 1 3 A〜図 1 3 Cの工程において、 まず、 素子領域を定義す る。 具体的には、 パターニングされたレジストマスク、 もしくはプラズ マ CVD (Chemical Vapor Deposition) 法等で堆積されたシリコン酸 化膜などをハードマスクとして、 シリコン層 3 3 ' 及びシリコン ' ゲル マニウム層 3 3 ' に対しドライエッチングを行い、 最終的にソース本体 部 1 3 となる直方体状の部分 （以下、 緩和 S i Z歪み S i G eソース本 体部という） 3 3 ' a , 3 0 ' aと、 最終的にドレイン本体部 1 4とな る直方体状の部分 （以下、 緩和 S i /歪み S i G e ドレイン本体部とい う） 3 3 ' b , 3 0 ' bと、 最終的にフィン部 1 5となる 3つの板状の 部分 （以下、 緩和 S i /歪み S i G e フィ ン部という） 3 3 ' c , 3 0 ' c とを形成する。 ここで、 緩和 S i Z歪み S i G eソ一ス本体部 3 3 ' a , 3 0， aと緩和 S i Z歪み S i G e ドレイン本体部 3 3， b , 3 0 ' bとは対向するように形成され、 3つの緩和 S i Z歪み S i G eフィン 部 3 3， c， 3 0， cは、 緩和 S i Z歪み S i G eソース本体部 3 3， a , 3 0， aと緩和 S i 歪み S i G e ドレイン本体部 3 3 ' b , 3 0， bとを接続するように形成される。 これにより、 基板 1 0 1上に素子領 域が定義される。
次に、 図 1 4 A〜図 1 4 Cの工程において、 上記のように定義された 素子領域の表面全体に、 UHV-CVD (Ultra High Vacuum - Chemical Vapor Deposition) 法を用いて、 シリコン膜を 5 0 0〜6 5 0 °Cの温度 でェピタキシャル成長することにより、 部分的に引っ張り歪みを有する 部分歪みシリコン膜 3 1 ' を約 1 0〜 5 0 nmの厚みに形成する。 これ により、 緩和 S i /歪み S i G eソース本体部 3 3 ' a， 3 0 ' a、 緩 和 S i Z歪み S i G e ドレイン本体部 3 3 ' b , 3 0 ' b、 及び 3つの 緩和 S i Z歪み S i G eフィン部 3 3 ' c， 3 0， cの上面及び側面に、 部分歪みシリコン膜 3 1， が形成される。 その結果、 緩和 S i Z歪み S 1 06ソ一ス本体部 3 3， a, 3 0 ' aとその上面及び側面に形成され た部分歪シリコン膜 3 1 ' とでソース本体部 1 3が形成され、 緩和 S i 歪み S i G e ドレイン本体部 3 3 ' b , 3 0 ' bとその上面及び側面 に形成された歪シリコン膜 3 1 ' とでドレイン本体部 1 4が形成され、 緩和 S i /歪み S i G eフィン部 3 3 ' c , 3 0 ' cとその上面及び側 面に形成された歪シリコン膜 3 1 ' とでフィン部 1 5が形成される。 また、 部分歪みシリコン層 3 1 ' は、 歪みを有するシリコン ' ゲルマ 二ゥム層 3 0 ' の上面に形成され歪みを有しない部分 3 1 ' aと、 シリ コン · ゲルマニウム層 3 0 ' の側面に形成され引っ張り歪みを有する部 分 3 1 ' bと、 歪みを有しないシリコン層 3 3 ' の側面に形成され歪み を有しない部分 3 1 ' cとで構成されている。
これ以降の、 図 1 4 A〜図 1 5 Cの工程は、 第 1の実施の形態と同様 であるので、 その説明を省略する。
但し、 シリコン · ゲルマニウム層 3 0 ' は高温熱処理によって格子緩 和を起こしてしまうため これ以降の各工程の温度に注意を払う必要が ある。 例えば、 通常の炉を用いた熱処理等では 8 5 0 °C以下の温度で、 急速熱処理等では 1 0 0 0 °C以下の温度でなるべく短時間の処理を行 うことが望ましい。
以上の工程を遂行することにより、 図 1 0及び図 1 1 A〜図 1 1 Cに 示す完成されたフィン F ETが得られる。
次に、 以上のように構成された半導体装置の作用効果を図 1 1 A、 図 1 7 A、 図 1 7 B、 及び図 1 8を用いて説明する。
図 1 7 Aは第 2の実施の形態の半導体装置のフィン部における結晶 格子の状態を示す模式図、 図 1 7 Bは図 1 7 Aの歪み S i G e層及び部 分歪み層における結晶格子の歪み状態を示す模式図、 図 1 8は第 1の実 施の形態における歪み S i層における結晶格子の歪み状態を示す模式 図である。
図 1 1 A、 図 1 7 A、 及び図 1 Ί Bに示すように、本実施の形態では、 部分歪み S i層 3 1は歪み S i G e層 3 0の側面に形成された部分 （歪 み部分） 3 1 bにのみ格子歪みを有する。 従って、 この歪み部分 3 l b のみキャリア移動度が向上する。 これは、 以下の理由による。 緩和 S i 層 3 3上に形成された歪み S i G e層 3 0は、 基板 1 0 1の主面に平行 な方向 3 4において、 緩和 S i層 3 3のシリコンの格子定数に整合する ように、 圧縮歪みを生じて形成されているため、 基板 1 0 1の主面に垂 直な方向 3 5において引っ張り歪みを有するように格子定数が長くな つている。 それ故、 部分歪み S i層 3 1の歪み部分 3 1 bは、 この長く なった歪み S i G e層 3 0の格子定数に整合するように基板 1 0 1の 主面に垂直な方向 3 5において引っ張り歪みを生じるのに対し、 部分歪 み S i層 3 1の、 歪み S i G e層 3 0の上面に形成された部分 3 1 aは、 緩和 S i層 3 3の格子定数に整合するので格子歪みを生じない。
ところで、 図 1 8に示すように、 第 1の実施の形態の歪み S i層 1 6 も引っ張り歪みを有する。 しかし、 この引っ張り歪みは緩和された S i G eの格子定数に対応するものであるのに対し、 本実施の形態の部分歪 み S i層 3 1 の歪み部分 3 1 bの引っ張り歪みは、 歪んで長くなつた S i G eの格子定数に対応するものである。 従って、 本実施の形態の部分 歪み S i層 3 1の歪み部分 3 1 bのキヤリァ移動度は、 第 1の実施の歪 み層 1 6のキヤリァ移動度に比べて、 格子歪みが大きい分、 より大きく なる。
このように本実施の形態の半導体装置では、 部分歪み層 3 1の、 格子 歪みを有する部分 （歪み部分 3 1 b ) と格子歪みを有しない部分 （第 1 の緩和部分 3 1 a及び第 2の緩和部分 3 1 c ) との比に応じて、 キヤリ ァ移動度が向上し、 これ応じて電流駆動力が向上する。 従って、 本実施 の形態の半導体装置は、 部分歪み層 3 1 における格子歪みを有しない部 分に対する格子歪みを有する部分の比がある値を超える場合には、 実施 7872
29 の形態 1 より大きなキャリア移動度及び電流駆動力を有することが見 込まれる。
また、 本実施の形態の半導体装置は、 作製し易さの点で実施の形態 1 の半導体装置よりも優れている。 なぜなら、 本実施の形態では、 従来の S 0 I基板上に歪みシリコン · ゲルマニウム層 3 0 ' を形成したものを 半導体基板 1 0 1 として用いており、 作製が比較的困難である、 絶縁膜 上に緩和シリコン · ゲルマニウム層 1 2 ' が形成された S G O I基板を 用いる必要がないからである。
[第 2の実施例]
以下、 第 2の実施例である半導体装置及びその製造方法を、 図 1 2 A 〜図 1 6 Cを用いて説明する。
図 1 2 A〜図 1 2 Cの工程において、 本実施例では、 半導体基板 1 0 1 として、 例えば、 シリコン層 1 0上に、 埋め込み酸化膜 1 1 (厚み約 4 0 0 n m以下） と、 シリコン層 3 3 ' (厚み約 1 0 n m ) と、 格子歪 みを持った歪みシリコン · ゲルマニウム層 3 0 ' (ゲルマニウム濃度約 3 0 %、 厚み約 1 0 0 n m ) とがこの順に形成された半導体基板を準備 する。 この半導体基板 1 0 1は、 以下のようにして作製する。
従来の S〇 I基板に熱酸化と希釈した弗化水素酸を用いたゥエツ トェ ツチングとを施して、 表面のシリコン層 3 3 ' を所望の膜厚 （約 1 O n m ) となるように調整する。
その後、 この S O I基板を洗浄し、 その後、 シリコン ' ゲルマニウム 層 （ゲルマニウム濃度 3 0 %、 厚み約 1 0 0 n m ) をシリコン層 3 3 ' 上にェピタキシャル成長する。 これにより、 その主面に平行な方向に圧 縮歪みを有し、 その厚み方向に垂直な方向に引っ張り歪みを有するシリ コン · ゲルマニウム層 3 0 ' を有する半導体基板 1 0 1を得る。
以降の工程は第 1 の実施例と同様にすることで、 図 1 0及び図 1 1 A 〜図 1 1 Cに示すような nチャネル型トランジス夕が完成する。
本実施例 2によって形成された nチャネル型 F E Tは、 歪みシリコ ン · ゲルマニウム層 3 0の側面に一方向に歪みを有する歪みシリコン 膜 3 1 bが形成されるため、 電子の実効移動度が高くなり、 電流駆動力 が向上する。 さらに、 図 1 1 Aに示すように、 歪みシリコン ' ゲルマ二 ゥム層 3 0条面及び側面にそれぞれ形成される部分歪みシリコン層 3 1からなる立体的チャネル構造をゲート電極 1 8で囲んだ構造による ゲートの支配力強化により、 低電圧でも高い電流駆動力を示し、 ショー トチャネル効果が抑制できるため、 微細化に適したデバイスと言える。 なお、 本実施例では、 nチャネル型 F E Tの構造及び製造方法を示し たが、 ドーパント不純物の極性を反対にすることで、 pチャネル型 F E Tの構造及び製造方法が同様に得られる。 さらに、 nチャネル型と pチ ャネル型の F E T用いて相補型の F E Tを得ることができる。
なお、 上記第 1及び第 2の実施の形態では、 ソース本体部 1 3及びド レイン本体部 1 4は、 直方体状に形成されているが、 島状に形成されて いればよい。
また、 ソース本体部 1 3とドレイン本体部 1 4を連結する連結部とし てのフィン部 1 5が、 板状に形成されているが、 リッジ状に形成されて いればよい。
上記説明から、 当業者にとっては、 本発明.の多くの改良や他の実施形 態が明らかである。 従って、 上記説明は、 例示としてのみ解釈されるべ きであり、 本発明を実行する最良の態様を当業者に教示する目的で提供 されたものである。 本発明の精神を逸脱することなく、 その構造及び Z 又は機能の詳細を実質的に変更できる。
〔産業上の利用の可能性〕
本発明に係る半導体装置は、 電流駆動力が向上したフィン F E Tとし て有用である。
本発明に係る半導体装置の製造方法は、 電流駆動力が向上したフィン F E Tの製造方法として有用である。

Claims

3* δ冃 求 の 範 囲
1 . 第 1の絶縁層と、
前記第 1の絶縁層上に形成された島状の半導体からなる第 1の本体部 と、
前記第 1の絶縁層上に形成された島状の半導体からなる第 2の本体部 と、
前記第 1の絶縁層上に前記第 1の本体部と前記第 2の本体部とを連結 するように形成されたリッジ状の連結部と、
前記連結部の長さ方向における少なくとも一部からなるチャネル領域 と、
前記チャネル領域の外周を第 2の絶縁層を介して覆うように形成され たゲート電極と、
前記第 1の本体部と、 前記連結部の、 該第 1の本体部と前記チャネル 領域との間の部分とに渡るように形成されたソース領域と、
前記第 2の本体部と、 前記連結部の、 該第 2の本体部と前記チャネル 領域との間の部分とに渡るように形成されたドレイン領域と、 を備え、 前記チャネル領域を構成する半導体が格子歪みを有している、 半導体 装置。
2 . 前記チャネル領域を構成する半導体は、 第 1の半導体と、 前記第 1の半導体にヘテロ接合する該第 1の半導体より格子定数の小さい第 2 の半導体とで構成され、 前記第 2の半導体が格子歪みを有している、 請 求の範囲第 1項に記載の半導体装置。
3 . 前記第 1の半導体がシリコン · ゲルマニウムであり、 前記第 2の 半導体がシリコンである、 請求の範囲第 2項に記載の半導体装置。
4 . 前記第 2の半導体の格子歪みが、 0 . 8 %以上でかつ 5 . 0 %以 下である、 請求の範囲第 3項に記載の半導体装置。
5 . 前記第 2の半導体の格子歪みが、 1 . 6 %以上でかつ 4 . 2 %以 下である、 請求の範囲第 4項に記載の半導体装置。
6 . 前記第 1の絶縁層上に格子緩和された前記第 1の半導体からなる 第 1の緩和半導体層が形成され、 前記第 1の緩和半導体層の側面及び上 面に前記第 2の半導体がェピタキシャル成長されてなる第 1の歪み半導 体層が形成されている、 請求の範囲第 2項に記載の半導体装置。
7 . 前記第 1の半導体中のゲルマニウムの濃度が、 1 0 %以上でかつ 6 0 %以下である、 請求の範囲第 6項に記載の半導体装置。
8 . 前記第 1の半導体中のゲルマニウムの濃度が、 2 0 %以上でかつ 5 0 %以下である、 請求の範囲第 7項に記載の半導体装置。
9 . 前記第 1の絶縁層上に格子緩和された前記第 2の半導体からなる 第 2の緩和半導体層が形成され、 前記第 2の緩和半導体層の上に前記第 1の半導体がェピタキシャル成長されてなる第 2の歪み半導体層が形成 され、 前記第 2の緩和半導体層と前記第 2の歪み半導体層との積層体の 側面及び上面に前記第 2の半導体がェピタキシャル成長されてなる部分 歪み半導体層が形成されている、請求の範囲第 2項に記載の半導体装置。
1 0 . 前記第 2の歪み半導体層中のゲルマニウム濃度が、 前記チヤネ ル領域に形成されるチャネルが n型である場合には 5 %以上でかつ 1 5 %以下であり、 前記チャネル領域に形成されるチャネルが p型である 場合には 5 %以上でかつ 3 0 %以下である、 請求の範囲第 9項に記載の 半導体装置。
1 1 . 前記連結部が矩形の断面形状を有し、 該連結部の幅に対する高 さの比が、 前記チャネル領域に形成されるチャネルが n型である場合に は 1以上でかつ 1 0 0以下であり、 前記チャネル領域に形成されるチヤ ネルが p型である場合には 1以上でかつ 1 0 0 0以下である、 請求の範 囲第 1 0項に記載の半導体装置。
1 2 . 前記連結部の幅に対する高さの比が、 前記チャネル領域に形成 されるチャネルが n型である場合には 1 . 1以上でかつ 3 0 . 4 5以下 であり、 前記チャネル領域に形成されるチャネルが P型である場合には 1. 1 5以上でかつ 2 5. 4 5以下である、 請求の範囲第 1 1項に記載 の半導体装置。
1 3. 前記連結が矩形の断面形状を有し、 該連結部の側面が （ 1 0 0 ) 面である、 請求の範囲第 1項に記載の半導体装置。
1 4. 第 1の絶縁層上に、 島状の半導体からなる第 1の本体部と島状 の半導体からなる第 2の本体部と前記第 1の本体部と前記第 2の本体部 とを連結するリッジ状の連結部とを形成する工程 （A) と、
前記連結部の長さ方向の少なくとも一部からなるチャネル領域の外周 を第 2の絶縁層を介して覆うようにゲート電極を形成する工程（B)と、 前記第 1の本体部と、 前記連結部の、 該第 1の本体部と前記チャネル 領域との間の部分とに渡るようにソース領域を形成し、 かつ前記第 2の 本体部と、 前記連結部の、 該第 2の本体部と前記チャネル領域との間の 部分とに渡るようにドレイン領域を形成する工程 （C) とを有し、
前記工程 （A) において、 前記チャネル領域を構成する半導体に格子 歪みを持たせる、 半導体装置の製造方法。
1 5. 前記チャネル領域を構成する半導体が、 第 1の半導体と、 前記 第 1の半導体より格子定数の小さい第 2の半導体とで構成されている、 請求の範囲第 1 4項に記載の半導体装置の製造方法。
1 6. 前記工程 （A) において、 前記第 1の絶縁層上に格子緩和され た前記第 1の半導体からなる第 1の緩和半導体層を形成し、 その後、 前 記第 1の緩和半導体層の側面及び上面に前記第 2の半導体をェピ夕キシ ャル成長して第 1の歪み半導体層を形成する、 請求の範囲第 1 5項に記 載の半導体装置の製造方法。
1 7. 前記工程 （A) において、 前記第 1の絶縁層上に格子緩和され た前記第 2の半導体からなる第 2の緩和半導体層を形成し、 その後、 前 記第 2の緩和半導体層の上に前記第 1の半導体をェピタキシャル成長し て第 2の歪み半導体層を形成し、 その後、 前記第 2の緩和半導体層と前 記第 2の歪み半導体層との積層体の側面及び上面に前記第 2の半導体を ェピタキシャル成長して部分歪み半導体層を形成する、 請求の範囲第 1 5項に記載の半導体装置の製造方法。
1 8 . 前記第 1の半導体がシリコン · ゲルマニウムであり、 前記第 2 の半導体がシリコンである、 請求の範囲第 1 5項に記載の半導体装置の 製造方法。
1 9 . 前記工程 （A ) において、 S G O I基板を用意し、 該 S G〇 I 基板の埋め込み酸化膜を前記第 1の絶縁層として用い、 該 S G O I基板 のシリコン . ゲルマニウム層を前記第 1の半導体の層として用いる、 請求の範囲第 1 7項に記載の半導体装置の製造方法。
2 0 . 前記工程 （A ) において、 S O I基板のシリコン層上にシリコ ン · ゲル二ゥム層をェピタキシャル成長してなる基板を用意し、 該基板 の埋め込み酸化膜、 シリコン層、 及びシリコン ' ゲルマニウム層を、 そ れぞれ、 前記第 1の絶縁層、 前記第 2の半導体の層、 及び前記第 1の半 導体の層として用いる、 請求の範囲第 1 9項に記載の半導体装置の製造 方法。
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