DE112005002428T5 - Doppelgate- und Trigate-Transistoren mit unabhängigem Zugriff in demselben Prozeßfluß - Google Patents

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Abstract

Verfahren, umfassend:
Bilden von mindestens zwei Siliziumkörpern mit darüberliegenden Isolierelementen;
Strukturieren einer Opferschicht, wobei Gatebereiche definiert werden, welche die Siliziumkörper kreuzen;
Umgeben der strukturierten Opferschicht mit einem dielektrischen Material,
Bedecken eines der Isolationselemente;
Entfernen des anderen Isolationselements;
Entfernen der strukturierten Opferschicht;
Bilden einer Isolationsschicht und Metallschicht innerhalb der Gatebereiche.

Description

  • ERFINDUNGSGEBIET
  • Die Erfindung betrifft das Gebiet der Halbleiterverarbeitung.
  • STAND DER TECHNIK UND VERWANDTER STAND DER TECHNIK
  • Eine verhältnismäßig junge Entwicklung in der Halbleiterverarbeitung ist der unabhängig gesteuerte Doppelgate-(I-Gate)-Transistor. Dieser Transistor weist zwei auf gegenüberliegenden Seiten eines Kanals angeordnete Gates auf, wobei jedes Gate unabhängig gesteuert wird. Unabhängige Gatesteuerung stellt einige einzigartige Transistormerkmale zur Verfügung und ermöglicht beispielsweise eine dynamische Direktzugriffsspeicher-(DRAM)-Zelle mit einem einzigen Körper.
  • Eine weitere, verhältnismäßig junge Entwicklung in der Halbleiterverarbeitung ist der Trigate-Transistor. Hier wird ein Gate auf drei Seiten eines Kanalbereichs gebildet. Dieser Transistor ermöglicht, insbesondere, wenn er mit einem High-K-Isolator und einem Metallgate verwendet wird, erhebliche Leistungsverbesserungen.
  • Es sind verschiedene I-Gate-Strukturen vorgeschlagen worden. Diese und andere verwandte Technologie wird beschrieben in: C. KUO, IEDM Dez. 2002, nach M. Chan Electron Device Letters, Jan. 1994; C. Kuo; IEDM, Dez. 2002, „A Hypothetical Construction of the Double Gate Floating Body Cell"; T. Ohsawa et al., IEEE Journal of Solid-State Circuits; Bd. 37, Nr. 11, November 2002; David M. Fried et al., „High-Performance P-Type Independent-Gate FinFETs", IEEE Electron Device Letters, Bd. 25, Nr. 4, April 2004; und David M. Fried et al., „Improved Independent Gate N-Type FinFET Fabrication and Characterization", IEEE Electron Device Letters, Bd. 24, Nr. 9, September 2003.
  • Trigate-Strukturen werden zum Beispiel beschrieben in der US-Veröffentlichung Nr. 2004-0036127-A1 .
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A ist eine Perspektivansicht eines Substrats, das zwei Siliziumkörper mit übereinanderliegenden Isolationselementen enthält.
  • 1B ist eine Querschnittansicht der Struktur aus 1A entlang der Link 1B-1B.
  • 2A zeigt die Struktur aus 1 nach der Strukturierung einer Opferschicht.
  • 2B ist eine Querschnittansicht der Struktur aus 2A entlang der Linie 2B-2B aus 2A.
  • 3 ist eine Perspektivansicht der Struktur aus 2A nach der Abscheidung eines Zwischenschicht-Dielektrikums (ILD).
  • 4A ist eine Perspektivansicht der Struktur aus 3 nach der Planarisierung.
  • 4B ist eine Querschnittansicht entlang der Schnittlinie 4B-4B aus 4A.
  • 5 ist eine Perspektivansicht der Struktur aus 4 nach dem Abdecken des Substrats, auf dem ein I-Gate-Transistor hergestellt wird.
  • 6A ist eine Perspektivansicht der Struktur aus 5 nach einem Ätzschritt.
  • 6B ist eine Querschnittansicht der Struktur aus 6A entlang der Schnittlinie 6B-6B aus 6A.
  • 7A ist eine Perspektivansicht der Struktur aus 6A nach der Entfernung der strukturierten Opferschicht.
  • 7B ist eine Querschnittansicht der Struktur aus 7A entlang der Schnittlinie 7B-7B aus 7A.
  • 8 ist eine Querschnittansicht der Struktur aus 7A und 7B nach der Bildung einer Isolationsschicht und einer Metallschicht.
  • 9A ist eine Perspektivansicht der Struktur aus 8 nach der Planarisierung der Metallschicht.
  • 9B ist eine Perspektivansicht der Struktur aus 9A mit entferntem ILD.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden Beschreibung wird die Herstellung eines Doppelgate-(I-Gate)- und eines Tri-Gate-Transistors mit unabhängigem Zugriff auf einem gemeinsamen Substrat beschrieben. Es werden zahlreiche Einzelheiten dargelegt, wie spezifische Materialien, um ein umfassendes Verständnis der vorliegenden Erfindung zu geben. Einem Fachmann dürfte klar sein, dass die vorliegende Erfindung ohne diese spezifischen Details ausgeführt werden kann. In anderen Fällen wurden wohlbekannte Verarbeitungsschritte nicht ausführlich beschrieben, um das Verständnis der vorliegenden Erfindung nicht unnötig zu erschweren. Zum Beispiel werden wohlbekannte Reinigungsschritte und einige Schutzschichten, die bei der Herstellung integrierter Schaltungen oftmals verwendet werden, nicht beschrieben.
  • Das folgende Verfahren beschreibt die Bildung sowohl des I-Gate- als auch des Tri-Gate-Transistors in einem Prozessfluss. Während die Herstellung nur eines einzigen I-Gate-Transistors und eines einzigen Tri-Gate-Transistors gezeigt wird, dürfte es einem Fachmann klar sein, dass in einer typischen integrierten Schaltung zahlreiche solcher Transistoren gleichzeitig hergestellt werden. Die I-Gate- und die Tri-Gate-Transistoren können außerdem überall dort, wo sie in der integrierten Schaltung gebraucht werden, hergestellt werden. Eine einzige Schaltung, wie ein Puffer, kann daher sowohl I-Gate- als auch Tri-Gate-Transistoren aufweisen. In einigen Fällen, beispielsweise in einem DRAM, kann ein Array von Speicherzellen, die nur I-Gate-Transistoren verwenden, hergestellt und mit peripheren Schaltungen verbunden werden, welche sowohl I-Gate- als auch Tri-Gate-Transistoren verwenden. Ein I-Gate-Speicherzellen verwendender Speicher wird beschrieben in „Memory with Split-Gate Devices and Methods of Fabrication", Seriennummer 10/816,282, die am 31. März 2004 eingereicht und auf den Inhaber der vorliegenden Erfindung übertragen worden ist.
  • In einer Ausführungsform werden die Transistoren auf einer Oxidschicht 10 hergestellt, die auf einem Siliziumsubstrat 12 ausgebildet ist. Die Transistorkörper werden aus einer monokristallinen Siliziumschicht 14 (die in 1A und 1B in gestrichelten Linien gezeigt ist) hergestellt, welche auf Schicht 10 angeordnet ist. Dieses Silizium-auf-Isolator-(SOI)-Substrat ist in der Halbleiterindustrie wohlbekannt, wobei, wie gezeigt, Schicht 14 auf Schicht 10 aufgebracht wird. Das SOI-Substrat wird beispielsweise durch Verbinden (bond) der Oxidschicht 10 und einer Siliziumschicht 14 mit dem Substrat 12 und nachfolgendes Planarisieren der Schicht 14, so dass sie verhältnismäßig dünn ist, gebildet. Diese verhältnismäßig dünne Schicht mit geringem „body effect" wird verwendet, um, wie erwähnt, die Körper aktiver Vorrichtungen zu bilden. Zur Bildung eines SOI-Substrats sind andere Techniken bekannt, einschließlich beispielsweise der Implantation von Sauerstoff in ein Siliziumsubstrat, um eine vergrabene Oxidschicht zu bilden. In den nachfolgenden Querschnittansichten werden die Transistoren als auf der Oxidschicht 10 hergestellt gezeigt, wobei das zugrundeliegende Siliziumsubstrat 12 nicht gezeigt wird.
  • Die Schicht 14 kann selektiv in den Bereichen, in denen n-Kanal-Vorrichtungen hergestellt werden sollen, mit einem Dotierstoff vom n-Typ und in den Bereichen, in denen p-Kanal-Vorrichtungen hergestellt werden sollen, mit einem Dotierstoff vom p-Typ innenimplantiert werden. Dies wird verwendet, um die verhältnismäßig geringe Dotierung zu erzeugen, welche in den Kanalbereichen von MOS-Vorrichtungen, welche in einer integrierten CMOS-Schaltung hergestellt sind, in der Regel angetroffen wird. Sowohl die I-Gate- als auch die Trigate-Transistoren können mit dem beschriebenen Prozess sowohl als p-Kanal- als auch als n-Kanal-Vorrichtungen hergestellt werden. (Die Dotierung der Kanalbereiche der Transistoren kann an anderen Stellen in dem Prozessfluss erfolgen, wie beispielsweise an den Stellen in dem Prozeß, die in 1A oder 7A gezeigt sind).
  • In der Verarbeitung für eine Ausführungsform wird ein (nicht gezeigtes) Schutzoxid auf der Siliziumschicht 14 abgeschieden, wonach eine Siliziumnitridschicht abgeschieden wird. Die Nitridschicht wird maskiert, um eine Vielzahl von Isolationselementen zu definieren, wie das Element 17 und 18 aus 1A und 1B. Dann wird die zugrundeliegende Siliziumschicht 14 wird in Ausrichtung mit diesen Elementen geätzt, was zu den Siliziumkörpern 15 und 16 führt.
  • Die Breite der Siliziumkörper 15 und 16 kann in einem bestimmten Prozess die kritische Größe sein, beispielsweise können diese Körper bei einem Prozess mit einer Gatelänge von 30 Nanometer (nm) eine Breite von 30 nm haben. Die Dicke der Schicht 14 und der Siliziumnitridschicht, aus der die Elemente 17 und 18 geformt sind, kann jeweils beispielsweise im Bereich von 10–50 nm liegen.
  • Nun wird eine Opferschicht über die Struktur aus 1A auf der Oxidschicht 10 abgeschieden. In einer Ausführungsform handelt es sich bei dieser Schicht um eine Polysiliziumschicht mit einer Dicke von 50–100 nm. Für die Opferschicht können andere Materialien verwendet werden. Das Material für die Opferschicht sollte in der Lage sein, die Kanalbereiche der Vorrichtungen während der Bildung des Source- und des Drainbereichs vor der Ionenimplantation zu schützen, wie noch beschrieben werden wird. Außerdem sollte die Opferschicht geätzt werden können, ohne die Integrität eines ILD zu zerstören, das, wie beschrieben werden wird, nach der Strukturierung um die Opferschicht herum geformt wird. Die Isolationselemente müssen außerdem in Gegenwart der Opferschicht selektiv geätzt werden können.
  • Danach wird die Opferschicht in gatedefinierende Elemente strukturiert, wie sie in 2A als Elemente 20 und 22 gezeigt sind. Das Element 20 nimmt den Bereich ein, in dem die beiden Gates für den I-Gate-Transistor ebenso wie die „Stege" für die Gates zur Ermöglichung des Kontakts mit den Gates hergestellt werden, wie später gezeigt wird. Das Element 22 nimmt den Bereich ein, in dem das Tri-Gate für den Tri-Gate-Transistor sowie ein Steg, wiederum für den Kontakt, gebildet werden.
  • An dieser Stelle in der Verarbeitung können die Siliziumnitridelement 17 und 18 in Ausrichtung mit dem Element 20 und 22 geätzt werden, wodurch Abschnitte der zugrundeliegenden Siliziumkörper 15 und 16 freigelegt werden. Wie durch die Pfeile 25 gezeigt, werden die Siliziumkörper in dem Ausmaß, wie sie nicht von den Elementen 20 und 22 bedeckt sind, innenimplantiert, um Source- und Drainbereich sowohl die für I-Gate- als auch die Tri-Gate-Transistoren zu bilden. Für die p-Kanal- und die n-Kanal-Vorrichtungen werden, wie allgemein üblich, aber nicht gezeigt, separate Ionenimplantationsschritte verwendet, wobei Schutzschichten verwendet werden, um die separate Implantation der Sources und der Drains für die p-Kanal- und die n-Kanal-Vorrichtungen zu ermöglichen.
  • Alternativ können die Siliziumnitridelemente 17 und 18 am Platz verbleiben und die Source- und Drain-Bereiche werden in einem Winkel implantiert, so dass der Dotierstoff in die Seiten der Siliziumkörper 15 und 16 eintritt.
  • Außerdem können Abstandhalter gebildet werden, um die Implantation eines leichter dotierten Source- und Drainbereichs neben dem Kanalbereich und stärker dotierter Source- und Drain-Bereiche von dem Kanalbereich beabstandet zu ermöglichen. Dies wird in der oben erwähnten Anmeldung mit der Seriennummer 10/816,282 beschrieben.
  • Ein ILD 30 wird nun, wie in 3 gezeigt, auf der Isolationsschicht 10 gebildet. Das ILD 30 umgibt die Elemente 20 und 22 und ermöglicht, wie man sehen wird, nach der Entfernung des Polysiliziums die Einlage von Metall. Das ILD 30 kann beispielsweise eine durch chemische Dampfabscheidung (CVD) gebildete Siliziumdioxidschicht sein.
  • Die Struktur aus 3 wird nun, beispielsweise in einem CMP-(Chemical Mechanical Polishing)-Prozess, planarisiert, um die Siliziumnitrid-Isolationselemente 17 und 18 freizulegen. Dies ist in den 4A und 4B gezeigt. Man beachte, dass die Elemente 17 und 18 mit der oberen Oberfläche des ILD 30 bündig liegen, wie dies auch bei den Elementen 20 und 22 der Fall ist.
  • Über die Struktur aus 4A und 4B wird nun eine Photoresistschicht abgeschieden und so strukturiert, dass sie über dem Bereich des I-Gate-Transistors am Platz verbleibt. Die Photoresistschicht 50 bedeckt das Isolationselement 17. Wie in 5 gezeigt, lässt die Photoresistschicht 50 das Isolationselement 18 der Tri-Gate-Vorrichtung frei.
  • Wie in 6A und 6B gezeigt, wird nun ein Ätzprozess eingesetzt, um das steckerförmige Siliziumnitrid-Element 18 zu entfernen. Es wird ein Ätzmittel verwendet, das zwischen dem Siliziumnitrid und dem ILD 30 und der Opferschicht unterscheidet, so dass das ILD 30 und das Element 22 im Wesentlichen intakt bleiben. Es kann ein Trocken- oder Nassätzmittel verwendet werden. Nach Entfernung des Elements 18 ist der zugrundeliegende Siliziumkörper 16, wie in 6B gezeigt, freigelegt.
  • Danach wird die Polysilizium-Opferschicht entfernt, beispielsweise mit einem Nassätzprozess. Die sich ergebende Struktur ist in 7A und 7B gezeigt. Das verbleibende ILD 30 definiert nun eine Form, in der die Gates für die Transistoren hergestellt werden können.
  • Eine Gatedielektrikumsschicht 60 wird auf und um jeden Halbleiterkörper 15 und 16 gebildet, wie in 8 gezeigt. Insbesondere kann ein Gatedielektrikum so, dass es die obere Oberfläche des Halbleiterkörpers 16 und des Isolationselements 17 bedeckt, sowie auf die gegenüberliegenden Seitenwände jedes der Halbleiterkörper abgeschieden werden. Dieses Gatedielektrikum weist im Idealfall eine hohe dielektrische Konstante auf, wie beispielsweise ein Metalloxiddielektrikum, beispielsweise HfO2 oder ZrO oder andere High-K-Dielektrika, wie PZT oder BST. Ein High-K-Dielektrikumfilm kann durch jede wohlbekannte Technik, wie durch chemische Dampfabscheidung (CVD) gebildet werden. Alternativ kann es sich bei dem Gatedielektrikum um ein gewachsenes Dielektrikum handeln. In einer Ausführungsform ist die Gatedielektrikumschicht 60 ein mittels eines Trocken-/Nass-Oxidationsprozesses gewachsene Siliziumdioxidschicht. Man läßt die Siliziumdioxidschicht beispielsweise bis zu einer Dicke von zwischen 5–50 Å wachsen. (In 8 ist eine konform abgeschiedene Dielektrikumsschicht gezeigt.)
  • Wie in 8 gezeigt, wird danach eine Gatelektroden-(Metall)-Schicht 61 über der Gatedielektrikumsschicht 60 gebildet. Die Gatedielektrikumsschicht 61 kann durch eine überdeckende Abscheidung (blanket deposition) eines geeigneten Gateelektrodenmaterials gebildet werden. In einer Ausführungsform umfasst ein Gateelektrodenmaterial eine Metallschicht, wie Wolfram, Tantal, Titan und/oder Nitride und Legierungen davon. Für die n-Kanal-, I-Gate- und Tri-Gate-Transistoren kann eine Austrittsarbeit im Bereich von 4,0 bis 4,6 eV verwendet werden. Für die p-Kanal-, I-Gate- und Tri-Gate-Transistoren kann eine Austrittsarbeit von 4,6 bis 5,2 eV verwendet werden. Infolgedessen können für Substrate mit sowohl n-Kanal- als auch p-Kanal-Transistoren zwei separate Metallabscheidungsprozesse erforderlich sein.
  • Die Metallschicht 61 wird planarisiert, beispielsweise unter Verwendung von CMP, und dieses Planarisieren dauert an, bis mindestens die obere Oberfläche des Isolationselements 17 freigelegt ist, wie in 9A gezeigt. Dies geschieht, um sicherzustellen, dass das Element 17 nicht von Metall überspannt wird, da sich andernfalls zwischen den Gates des I-Gate-Transistors ein Kurzschluss bildet. Wie aus 9 ersichtlich, gibt es zwei unabhängige Gates 62 und 64 für den I-Gate-Transistor und ein einfaches Gate 65 für die Tri-Gate-Vorrichtung.
  • Das Gate 65 für den Tri-Gate-Transistor weist eine der unteren Fläche gegenüberliegende obere Oberfläche und ein Paar seitlich gegenüberliegender Seitenflächen auf, die angrenzend an die Tri-Gate-Struktur gebildet sind, wie am besten in 9B zu sehen. Diese Seitenwände sind auf der oberen Oberfläche des Siliziumkörpers verbunden. Somit umgibt das Gate den Kanalbereich des Tri-Gate-Transistors auf drei Seiten. Bei dem Tri-Gate-Transistor sind zwei unabhängige Gates 62 und 64 durch das Isolationselement 17 getrennt, wie am besten wiederum in 9B zu sehen, wo das ILD als entfernt gezeigt ist.
  • Wie ebenfalls am besten in 9B zu sehen, sind die Siliziumkörper 15 und 16 auf der Isolationsschicht 10 gezeigt. Die Source-Bereiche 68 und 70 sind für jeden der Transistoren zusammen mit den Drain-Bereichen 71 und 72 gezeigt. Die unabhängigen Gates 62 und 64 und ihre orthogonal abgeschiedenen Stege sind leicht sichtbar. Dasselbe gilt für das Gate 65. Diese Stege ermöglichen das einfachere Herstellen eines Kontakts zu den Gates von der darüberliegenden Metallisierungsschicht, wie durch die Kontaktbereiche 80, 81 und 82 gezeigt. Obwohl in 9B nicht gezeigt, erfolgt der Kontakt zu den Source- und Drainbereichen sowie zu den Gates von den darüberliegenden Metallisierungsschichten durch nicht gezeigte Kontakte.
  • I-Gate-Transistoren können zusammen mit den Tri-Gate-Transistoren in logischen Schaltungen verwendet werden. I-Gate-Transistoren weisen Merkmale auf, die sie für bestimmte Schaltungen wünschenswert machen. Ein einfacher I-Gate-Transistor kann beispielsweise sowohl Hochstrom- als auch Mittelstromvorrichtungen darstellen, abhängig von dem Potential, das an eines oder beide Gates angelegt wird. Derartige Vorrichtungen können eine „Strong-Off"-Vorrichtung bereitstellen, um die Leckverluste während eines Schlaf- oder Energiesparmodus zu reduzieren. I-Gate-Transistoren bilden auch eine Vorrichtung für Vorladeleitungen, indem sie einen Erhaltungsstrom (trickle current) ermöglichen. In der oben genannten Patentanmeldung werden die I-Gate-Vorrichtungen als DRAM-Zellen verwendet und der oben beschriebene Prozess kann in Verbindung bei der Herstellung solcher DRAM verwendet werden. In diesem Fall handelt es sich bei dem Siliziumkörper 15 um einen länglichen Körper, der mit einer Mehrzahl paralleler, beabstandeter Leitungen ausgebildet wird und in einem Array von DRAM-Zellen verwendet wird.
  • Obwohl in den Figuren zwei separate Siliziumkörper gezeigt werden, versteht sich, dass ein einfacher Körper verwendet werden kann. Dann können ein Tri-Gate- und ein I-Gate-Transistor in Reihe hergestellt werden. In diesem Fall haben die Transistoren in Reihe einen Source- und Drainbereich.
  • Somit wurde ein Prozess und eine resultierende Struktur für eine integrierte Schaltung mit sowohl einer I-Gate- als auch einer Tri-Gate-Struktur auf einem gemeinsamen Substrat beschrieben.
  • ZUSAMMENFASSUNG
  • Es werden ein Doppel-Gate-Transistor mit unabhängigem Zugriff und ein Tri-Gate-Transistor beschrieben, die in demselben Prozessfluss hergestellt werden. Ein Isolationsstecker wird von oberhalb des Halbleiterkörpers der I-Gate-Vorrichtung entfernt, aber nicht von der Tri-Gate-Vorrichtung. Dies gestattet beispielsweise die Bildung von Metallisierung auf drei Seiten der Tri-Gate-Vorrichtung und gestattet unabhängige Gates für die I-Gate-Vorrichtung.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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Claims (20)

  1. Verfahren, umfassend: Bilden von mindestens zwei Siliziumkörpern mit darüberliegenden Isolierelementen; Strukturieren einer Opferschicht, wobei Gatebereiche definiert werden, welche die Siliziumkörper kreuzen; Umgeben der strukturierten Opferschicht mit einem dielektrischen Material, Bedecken eines der Isolationselemente; Entfernen des anderen Isolationselements; Entfernen der strukturierten Opferschicht; Bilden einer Isolationsschicht und Metallschicht innerhalb der Gatebereiche.
  2. Verfahren nach Anspruch 1, welches das Planarisieren des dielektrischen Materials zum Freilegen der Isolationselemente umfaßt.
  3. Verfahren nach Anspruch 2, wobei die Siliziumkörper ein monokristallines Silizium umfassen.
  4. Verfahren nach Anspruch 3, wobei die Isolationselemente Siliziumnitrid umfassen.
  5. Verfahren nach Anspruch 4, wobei die Opferschicht Polysilizium umfasst.
  6. Verfahren nach Anspruch 5, wobei die Planarisierung das chemisch-mechanisches Polieren umfasst.
  7. Verfahren nach Anspruch 1, welches das Entfernen der Isolationselemente in dem Ausmaß umfaßt, in dem sie nach dem Strukturieren der Opferschicht freigelegt sind.
  8. Verfahren nach Anspruch 1, welches das Bilden von Source- und Drainbereichen in den Siliziumkörpern nach dem Strukturieren der Opferschicht umfaßt.
  9. Verfahren nach Anspruch 8, wobei das Dotieren der Source- und Drainbereiche durch zwei Dotierungsprozesse erfolgt, einer vor der Bildung der Seitenwandräume und einer nach der Bildung der Seitenwandräume.
  10. Verfahren nach Anspruch 1, wobei das Entfernen des anderen der Isolationselemente durch ein Ätzmittel erfolgt, welches eine höhere Ätzrate für das Isolationselement als die Ätzrate für das dielektrische Material aufweist.
  11. Verfahren, umfassend: Definieren einer Isolationsschicht eines ersten und zweiten Siliziumkörpers mit jeweils einem ersten bzw. zweiten Isolationselement; Entfernen mindestens eines Teils des ersten Isolationselements, während das zweite Isolationselement am Platz belassen wird; Bilden einer ersten Gatestruktur auf gegenüberliegenden Seiten des zweiten Isolationselements, wobei die erste Gatestruktur zwei unabhängige Gates aufweist; und Bilden einer zweiten Gatestruktur auf drei Seiten des zweiten Siliziumkörpers.
  12. Verfahren nach Anspruch 11, wobei die ersten und zweiten Gatestrukturen aus Metall gebildet sind und von ihren jeweiligen Siliziumkörpern mittels High-K-Isolation isoliert sind.
  13. Verfahren nach Anspruch 12, wobei die Gatestrukturen durch Entfernen einer Opferschicht gebildet werden, die von einem Zwischenschichtdielektrikum umgeben ist.
  14. Verfahren nach Anspruch 13, wobei die Opferschicht Polysilizium umfasst und die Isolationselemente Siliziumnitrid umfassen.
  15. Integrierte Schaltung, umfassend: ein Substrat; einen ersten Transistor auf dem Substrat, mit einem ersten Körper, der auf drei Seiten von einem ersten Metallgate umgeben ist; und einen zweiten Transistor auf dem Substrat mit einem zweiten Körper, der zwei unabhängigen Metallgates auf gegenüberliegenden Seiten des zweiten Körpers aufweist.
  16. Schaltung nach Anspruch 15, wobei der erste und zweite Körper ein monokristallines Silizium umfassen.
  17. Schaltung nach Anspruch 16, die ein Isolationselement enthält, das auf dem zweiten Körper zwischen den unabhängigen Gates angeordnet ist.
  18. Schaltung nach Anspruch 17, wobei das Isolationselement Siliziumnitrid umfasst.
  19. Schaltung nach Anspruch 15, welche eine Mehrzahl erster und zweiter Transistoren umfaßt, von denen einige n-Kanal-Transistoren sind und andere p-Kanal-Transistoren sind.
  20. Schaltung nach Anspruch 19, wobei die Körper der Transistoren monokristallines Silizium umfassen.
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