DE112005001488T5 - Tri-Gate Bauelement mit hoher Beweglichkeit und deren Herstellungsverfahren - Google Patents

Tri-Gate Bauelement mit hoher Beweglichkeit und deren Herstellungsverfahren Download PDF

Info

Publication number
DE112005001488T5
DE112005001488T5 DE112005001488T DE112005001488T DE112005001488T5 DE 112005001488 T5 DE112005001488 T5 DE 112005001488T5 DE 112005001488 T DE112005001488 T DE 112005001488T DE 112005001488 T DE112005001488 T DE 112005001488T DE 112005001488 T5 DE112005001488 T5 DE 112005001488T5
Authority
DE
Germany
Prior art keywords
substrate
high mobility
reference orientation
crystal plane
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112005001488T
Other languages
English (en)
Other versions
DE112005001488B4 (de
Inventor
Mohamad A. Portland Shaheen
Brian Portland Doyle
Suman Beaverton Datta
Robert S. Beaverton Chau
Peter Portland Tolchinsky
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112005001488T5 publication Critical patent/DE112005001488T5/de
Application granted granted Critical
Publication of DE112005001488B4 publication Critical patent/DE112005001488B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates

Abstract

Halbleiteranordnung mit hoher Beweglichkeit, welche umfaßt:
ein erstes Substrat, welches eine erste Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem ersten Substrat gelegen ist; und
ein zweites, über dem ersten Substrat gebildetes Substrat, wobei das zweite Substrat eine zweite Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage auf dem zweiten Substrat gelegen ist,
wobei die erste Referenzorientierung mit der zweiten Referenzorientierung ausgerichtet ist.

Description

  • GEBIET
  • Die vorliegende Erfindung betrifft das Gebiet der Halbleiterfertigung integrierter Schaltkreise und spezieller ein Tri-Gate-Bauelement mit hoher Beweglichkeit, beispielsweise einen Tri-Gate-Transistor mit hoher Beweglichkeit (high mobility tri-gate transistor), und deren Herstellungsverfahren.
  • DISKUSSION DES STANDS DER TECHNIK
  • Zur Erhöhung der Leistungsfähigkeit eines Bauelements sind Silizium-auf-Isolator (silicon on insulator, SOI)-Transistoren zur Herstellung moderner integrierter Schaltkreise vorgeschlagen worden. 1 stellt einen üblichen vollständig verarmten Silizium-auf-Isolator (SOI)-Transistor 100 dar. Der SOI-Transistor 100 umfaßt ein einkristallines Siliziumsubstrat 102, welches eine darauf gebildete Isolatorschicht 104, beispielsweise ein vergrabenes Oxid, aufweist. Ein einkristalliner Siliziumkörper 106 ist auf der Isolatorschicht 104 gebildet. Eine Gate-Dielektrikumsschicht 108 ist auf dem einkristallinen Siliziumkörper 106 gebildet, und eine Gate-Elektrode 110 ist auf dem Gate-Dielektrikum 108 gebildet. Source- 112 und Drain-Zonen 114 sind in dem Siliziumkörper 106 entlang lateral einander gegenüberliegenden Seiten der Gate-Elektrode 110 gebildet.
  • Vollständig verarmte SOI sind als eine Transistorstruktur vorgeschlagen worden, um einen Vorteil aus idealen Subthreshold-Gradienten für optimierte On-/Off-Strom-Verhältnisse zu ziehen. Um mit dem Transistor 100 ideale Subthreshold-Gradienten zu erzielen, muß die Dicke (TSi) des Siliziumkörpers 106 etwa 1/3 der Abmessung der Gate-Länge (Lg) des Transistors oder TSi = Lg/3 sein. Mit skalierenden Gate-Längen, insbesondere bei deren Annäherung an 30 Nanometer, macht jedoch der Bedarf an weiter abnehmenden Siliziumschichtdicken diesen Ansatz zunehmend unpraktikabel. Bei 30 Nanometern Gate-Länge wird die erforderliche Dicke des Siliziumkörpers bei weniger als 10 Nanometern gesehen, und für eine 20 Nanometer Gate-Länge bei etwa 6 Nanometern. Das Herstellen dünner Siliziumschichten mit Dicken von weniger als 10 Nanometern wird als extrem schwierig erachtet. Auf der einen Seite stellt das Erreichen einer Wafer-Gleichmäßigkeit (wafer uniformity) von der Größen ordnung von einem Nanometer eine schwierige Herausforderung dar. Andererseits ist es fast unmöglich, zum Kontaktieren dieser dünnen Schichten erhabene Source-/Drain-Zonen zum Verringern des Übergangswiderstandes zu bilden, da die dünne Siliziumschicht in den Source-/Drain-Zonen während des Gate-Ätzens und verschiedener Reinigungsschritte im Anschluß an das Gate-Ätzen und Spacer-Ätzen aufgezehrt wird, wodurch nicht genügend Silizium 106 verbleibt, auf welchem Silizium wachsen könnte.
  • Ein Doppel-Gate (double gate, DG) Bauelement, wie beispielsweise in den 2A und 2B gezeigt, ist zur Milderung des Problems der Siliziumdicke vorgeschlagen worden. Das Doppel-Gate (DG)-Bauelement 200 umfaßt einen auf einem Isolatorsubstrat 204 gebildeten Siliziumkörper 202. Ein Gate-Dielektrikum 206 ist auf zwei Seiten des Siliziumkörpers 202 ausgebildet, und eine Gate-Elektrode 208 ist anliegend an dem Gate-Dielektrikum 206 auf den zwei Seiten des Siliziumkörpers 202 ausgebildet. Eine ausreichend dicke Isolatorschicht 209, beispielsweise Siliziumnitrid, isoliert die Gate-Elektrode 208 elektrisch von der Oberseite des Siliziumkörpers 202.
  • Das Doppel-Gate (DG)-Bauelement 200 weist im wesentlichen zwei Gates auf, eins auf jeder Seite des Bauelementkanals. Da das Doppel-Gate-Bauelement 200 ein Gate auf jeder Seite des Kanals aufweist, kann die Dicke (TSi) des Siliziumkörpers das Doppelte der eines Einzel-Gate-Bauelements sein und dennoch einen vollständig verarmten Transistorbetrieb erzielen. Das heißt, daß bei einem Doppel-Gate-Bauelement 200 ein vollständig verarmter Transistor gebildet werden kann, bei dem TSi = (2·Lg)/3 gilt. Die am leichtesten fertigbare Form des Doppel-Gate-(DG)-Bauelements 200 erfordert jedoch, daß die Strukturierung des Körpers 202 mit Photolithographie durchzuführen ist, welche 0,7-fach kleiner als diejenige ist, die zum Strukturieren der Gate-Länge (Lg) des planaren Bauelements (beispielsweise des Transistors 100) verwendet wird. Um integrierte Schaltkreise mit hoher Dichte zu erhalten, ist es allgemein wünschenswert, die aggressivste Lithogaphie bezüglich der Gate-Länge (Lg) der Gate-Elektrode 208 einzusetzen. Obwohl Doppel-Gate-Strukturen die Dicke der Siliziumschicht verdoppeln (da es nun auf jeder Seite des Kanals ein Gate gibt), sind diese Strukturen jedoch extrem schwer herzustellen. Beispielsweise erfordert der Siliziumkörper 202 ein Ätzen des Siliziumkörpers, welches einen Siliziumkörper 202 mit einem Aspektverhältnis (Höhe zu Breite) von etwa 5:1 produzieren kann. Ferner sind, mit weiter zunehmendem Bedarf nach hoher Leistungsfähigkeit des Bauelements, Bauelemente mit hoher Beweglichkeit zum Erhöhen der Leistungsfähigkeit des Bauelements wünschenswert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Darstellung einer Querschnittsansicht eines Transistors mit verarmtem Substrat (depleted substrate transistor).
  • 2A und 2B stellen einen Doppel-Gate-Transistor mit verarmtem Substrat dar.
  • 3 ist eine Darstellung eines Tri-Gate-Transistors gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4 ist ein veranschaulichender Vergleich von <100>- und <110>-Beweglichkeitscharaktieristiken.
  • 5 ist eine Darstellung eines in einer <100>-Kristallebenenrichtung gewachsenen Silizium-Ingots, welcher eine Referenzorientierung in einer <110>-Kristallebenenlage aufweist.
  • 6 ist eine Darstellung eines von dem in 5 gezeigten Silizium-Ingot geschnittenen Wafers.
  • 7A-7B stellen einen von dem in 5 gezeigten Silizium-Ingot geschnittenen Wafer mit einem darauf gebildeten Bauelement dar.
  • 8A-8B stellen einen Wafer mit einer Referenzkerbe dar, die in einer <100>-Kristallebenenlage gebildet ist.
  • 9 ist eine Darstellung eines Tri-Gate-Transistors gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 10 ist eine Darstellung eines Verfahrens zum Bilden eines Siliziumsubstrats mit hoher Beweglichkeit für ein Tri-Gate-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 11 bis 13 stellen beispielhafte Verfahren des Bildens eines Siliziumsubstrats mit hoher Beweglichkeit für ein Tri-Gate-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • 14A stellt einen beispielhaften Silizium-Ingot mit einer <100>-Referenzkerbe dar.
  • 14B stellt das Bonden eines Wafers mit einer <100>-Referenzkerbe an einen Wafer mit einer <110>-Referenzkerbe dar.
  • 15A-15J stellen ein beispielhaftes Verfahren des Herstellens eines Tri-Gate-Transistors gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • DETAILLIERTE BESCHREIBUNG
  • Ausführungsformen der vorliegenden Erfindung betreffen ein neuartiges nicht planares Bauelement mit hoher Beweglichkeit oder ein Tri-Gate-Bauelement, wie beispielsweise eine Tri-Gate-Transistorstruktur, und Verfahren zum Herstellen derselben. In der nachfolgenden Beschreibung werden zahlreiche spezifische Details angegeben, um für ein grundlegendes Verständnis der Ausführungsformen der vorliegenden Erfindung zu sorgen. In anderen Fällen sind wohlbekannte Halbleiterprozeß- und Fertigungstechniken nicht im speziellen Detail beschrieben worden, um die Ausführungsformen der vorliegenden Erfindung nicht unnötig zu verdecken.
  • Ausführungsformen der vorliegenden Erfindung betreffen ein nicht planares Bauelement mit hoher Beweglichkeit (beispielsweise einen Tri-Gate-Transistor). Die Eigenschaft hoher Beweglichkeit des nicht planaren Bauelements wird durch Drehen oder Verlagern einer Referenzorientierung eines Substratwafers erzielt, welcher zum Bilden des nicht planaren Bauelements mit hoher Beweglichkeit verwendet wird. 3 stellt ein beispielhaftes nicht planares Bauelement 300 (beispielsweise einen Tri-Gate-Transistor) dar.
  • In einer Ausführungsform der vorliegenden Erfindung ist der Tri-Gate-Transistor 300 ein Silizium-auf-Isolator (SOI) Transistor. Der Tri-Gate-Transistor 300 umfaßt einen auf einem Substrat 302 gebildeten dünnen Halbleiterkörper 308; das Substrat 302 kann ein Isolatorsubstrat (wobei das Substrat 302 beispielsweise eine Oxidschicht umfaßt) oder ein Halbleitersub strat sein. Der Halbleiterkörper 308 umfaßt ein Gate-Dielektrikum 305, welches auf der Oberseite und den Seitenwänden des Halbleiterkörpers 308 ausgebildet ist, und eine Gate-Elektrode 307, welche auf dem Gate-Dielektrikum 305 auf der Oberseite des Halbleiterkörpers 308 ausgebildet ist und benachbart zu dem auf den Seitenwänden des Halbleiterkörpers 308 ausgebildeten Gate-Dielektrikum 307 ausgebildet ist. Die Source- und Drain-Zonen 330 und 332 sind jeweils in dem Halbleiterkörper 308 auf gegenüberliegenden Seiten der Gate-Elektrode 307 ausgebildet. Da die Gate-Elektrode 307 und das Gate-Dielektrikum 305 den Halbleiterkörper 308 auf drei Seiten umgeben, weist der Transistor 300 im wesentlichen drei getrennte Kanäle und Gates auf. Die „Breite" des Gates eines Transistors ist gleich der Summe der drei Seiten des Halbleiterkörpers.
  • Der Halbleiterkörper kann vollständig verarmt werden, wenn der Transistor eingeschaltet wird, da drei getrennte Kanäle in dem Halbleiterkörper gebildet sind, wodurch das Bilden eines vollständig verarmten Transistors mit Gate-Längen von weniger als 30 Nanometern ermöglicht wird, ohne daß das Verwenden ultradünner Halbleiterkörper oder das photolithographische Strukturieren der Halbleiterkörper auf Abmessungen von weniger als der Gate-Länge (Lg) des Bauelements nötig wären. Da der Tri-Gate-Transistor der vorliegenden Erfindung in einer vollständig verarmten Weise betrieben werden kann, ist das Bauelement gekennzeichnet durch einen idealen (beispielsweise sehr scharfen) Subthreshold-Anstieg und einen reduzierten Drain-induzierten Barriere-senkenden (drain induced barrier lowering, DIBL) Short-Channel-Effekt von weniger als 100 mV/V und idealerweise etwa 60 mV/V, was zu einem geringeren Leckstrom führt, wenn das Bauelement ausgeschaltet wird, woraus ein geringerer Leistungsverbrauch resultiert.
  • Es ist zur verbesserten Leistungsfähigkeit des Bauelements wünschenswert, nicht planare Bauelemente, wie beispielsweise den Tri-Gate-Transistor 300, als Bauelemente mit hoher Beweglichkeit zur Verfügung zu haben. In den Ausführungsformen der vorliegenden Erfindung wird die Kristallebenenstruktur des Halbleiterkörpers 308 verändert, um die Beweglichkeit des nicht planaren Bauelements 300 zu verbessern. Wie in 3 gezeigt ist, weist das nicht planare Bauelement 300 ein vertikales Feld an der Oberseite des Halbleiterkörpers 308 auf, welches eine <100>-Kristallebene aufweist. Das vertikale Feld für die Seiten des Halbleiterkörpers 308 weist eine <110>-Kristallebene auf. Es ist gezeigt worden, daß bezüglich der Beweglichkeit es einen signifikanten Unterschied zwischen den <100>- und den <110>-Kristallebenen gibt. Die <110>-Kristallebene weist einen Beweglichkeitswert auf, der etwa halb so groß wie der der <100>-Kristallebene ist, wie in 4 gezeigt ist. Wie in 4 gezeigt, liegt die Takagi-Kurve für die <100>-Kristallebene signifikant höher als die Takagi-Kurve für die <110>-Kristallebene. Ein Weg zum Verbessern der Beweglichkeit des nicht planaren Bauelements besteht darin, daß die vertikalen Felder für alle Seiten des Halbleiterkörpers 308 die <100>-Kristallebene aufweisen.
  • In den häufigsten Fällen ist das Substrat 302 aus einem Halbleiter-Wafer hergestellt; welcher anschließend bearbeitet wird, wobei Schichten und Strukturen darin gebildet werden, um Halbleiterbauelemente, wie beispielsweise das Tri-Gate-Bauelement 300, zu bilden. In einem Fall ist das Substrat 302 ein Bulk-Siliziumwafer. Über dem Substrat 302 wird eine Isolatorschicht (beispielsweise eine Siliziumdioxidschicht) gebildet, und eine Halbleiterschicht von Bauelementqualität (beispielsweise ein monokristallines Silizium) wird über der Isolatorschicht gebildet. Das Bauelement. 300 wird dann in der Halbleiterschicht von Bauelementqualität gebildet. Es ist Praxis auf dem Gebiet der Halbleiterherstellung auf einem Wafer oder auf Wafern, die zum Bilden von Bauelementen verwendet werden, eine Referenzorientierung zu erzeugen. Die Referenzorientierung ist üblicherweise eine kleine in dem Wafer erzeugte Kerbe (notch). Die Referenzorientierung ist für Ausrichtungszwecke in Apparaturen (beispielsweise Ätzgeräte oder Lithographiegeräte) und insbesondere für die Wiederholbarkeit der Herstellung (beispielsweise Bauelementbearbeitungsschritte, wie Lithographie und Ätzen) nützlich. Die Bearbeitungsgeräte weisen somit einen Ausrichtungspunkt auf, an dem jede Kerbe auf einem speziellen Wafer zur Bearbeitung ausgerichtet wird. Wie bekannt ist, weisen Silizium und andere Halbleitermaterialien unterschiedliche kubische Orientierungen des Kristalls (crystal cubic orientation) in unterschiedlichen Ebenen des Wafers auf. Demnach wird zur Wiederholbarkeit der Kristallorientierung die Referenzorientierung erzeugt, um eine einheitliche Richtung für den Wafer zu markieren. Die Referenzorientierung sorgt auch für eine Wiederholbarkeit von Bearbeitungsschritten von Wafer zu Wafer.
  • Ein Weg, um die Referenzorientierung in einem Wafer zu erzeugen, besteht darin, an einer speziellen Position auf dem Wafer eine Kerbe zu erzeugen. Man läßt einen Ingot, beispielsweise einen Silizium-Ingot, mit einem Seed-Kristall in der Richtung der <100>-Kristallebene wachsen. Wie in 5 dargestellt ist, läßt man den Ingot 502 in der <100>-Kristallebenenrichtung wachsen. Der Ingot 502 wird dann in ein Röntgenbeugungsgerät gesetzt, um ein Auffinden der <110>-Ebenenrichtung zu ermöglichen. Während des Röntgenbeugungsprozesses wird der Ingot 502 radial gedreht, so daß der Röntgenbeugungsstrahl die <110>-Lage visualisieren und lokalisieren kann. Sobald die <110>-Lage gefunden worden ist, wird der Ingot 502 entlang der Linie 504 derart markiert, daß die Kerbe 506 in jedem Wafer gebildet werden kann, wie in 6 gezeigt ist. Zum Erzeugen der Linie 504 kann ein Schleifvorgang (grinding) verwendet werden. Ein Schneidvorgang wird dann angewendet, um den Ingot 502 zum Erzeugen mehrerer Wafer 508 in Scheiben zu schneiden (slicing). Wie in 6 dargestellt ist, weist der Wafer 508 eine <100>-Kristallebene in der aus der Seite herausweisenden Richtung auf. Die Kerbe 506 weist eine <110>-Kristallebene auf und liegt in der 180°- oder 6-Uhr-Position des Wafers 508.
  • 7A stellt ferner die Kristallstruktureigenschaften des Wafers 508 dar. Die Kreise 510 repräsentieren die Kristallebene der Kristallstruktur des Wafers 508 bezüglich der Ebene der Seite (page). Wie dargestellt, ist die <100>-Kristallebene die Oberfläche des Wafers 508 und weist als solche in der Richtung des Pfeils 512 aus der Seite heraus. Wenn ein nicht planares Bauelement 514 in dem Wafer 508 ausgebildet wird, weisen die Seitenflächen 514-5 des nicht planaren Bauelements 514 die <110>-Kristallebenen auf, wie in 7A dargestellt ist. Die Oberseite 514-T des Bauelements 514 weist die <100>-Kristallebene auf. Ein Weg, die Kristallebenenstrukturen der Seitenflächen des in dem Wafer 508 gebildeten Bauelements 514 zu ändern, besteht darin, die Kerbe 506 zu drehen oder zu versetzen. In einer Ausführungsform der Erfindung ist die Kerbe 506 in einer <100>-Kristallebenenlage auf dem Wafer 508 angeordnet, anstatt daß die Kerbe 506 in der <110>-Kristallebenenlage, wie es üblicherweise vorgesehen ist, angeordnet ist. In einer weiteren Ausführungsform kann die Kerbe 506 in der <110>-Lage, wie üblich vorgesehen, markiert sein, und der Wafer 508 wird so um etwa 45° (oder –45°) in dem Herstellungsgerät gedreht, daß die durch die Kreise 510 dargestellten Kristallebenen um etwa 45° (oder –45°) gedreht werden.
  • 8A stellt einen Wafer 802 dar, welcher eine Kerbe 804 in einer <100>-Kristallebenenlage aufweist. Die in dem Wafer 802 gezeigten Kreise 810 deuten die Kristallebene der Kristallstruktur des Wafer 802 bezüglich der Ebene der Seite (page) an. Die aus der Seite herauszeigende Kristallebene des Wafers 802 ist <100>. Wenn ein nicht planares Bauelement 806 in dem Wafer 802 gebildet wird, weisen alle Seitenflächen der Bauelemente 806 eine <100>-Kristallebene auf. Demnach weist die Oberseite 806-T des Bauelements 806 eine <100>-Kristallebene auf, und alle Seitenflächen 806-S des Bauelements 806 weisen ebenfalls eine <100>-Kristallebene auf.
  • Alternativ kann, wenn der Wafer die Kerbe in der <110>-Lage aufweist, der Wafer während des Bearbeitens um 45° (oder –45°) gedreht werden. Hierdurch weisen, wenn ein nicht planares Bauelement auf dem Wafer gebildet wird, alle Seitenflächen der Bauelemente eine <100>-Kristallebene auf.
  • Wenn alle Seitenflächen des nicht planaren Bauelements die <100>-Kristallebenen aufweisen, weist das nicht planare Bauelement die für Bauelemente mit hoher Leistungsfähigkeit wünschenswerte Eigenschaft einer hohen Beweglichkeit auf.
  • 9 stellt ein beispielhaftes nicht planares Bauelement dar, wie beispielsweise ein Tri-Gate-Bauelement (etwa einen Tri-Gate-Transistor 900), welches von der Eigenschaft der hohen Beweglichkeit des Bauelements durch Versetzen oder Drehen der Kerbe des Wafers profitieren kann. Das nicht planare Bauelement ist demnach ein nicht planares Bauelement mit hoher Beweglichkeit, welches ein Tri-Gate-Transistor mit hoher Beweglichkeit sein kann.
  • Der Tri-Gate-Transistor 900 ist auf einem Substrat 902 gebildet. In einer Ausführungsform der vorliegenden Erfindung ist das Substrat 902 ein Isolatorsubstrat, welches ein unteres monokristallines Siliziumsubstrat 904 umfaßt, auf welchem eine Isolatorschicht 906 gebildet ist, wie beispielsweise eine Siliziumdioxidschicht. Der Tri-Gate-Transistor 900 kann jedoch auf jedem wohlbekannten Isolatorsubstrat gebildet sein, wie beispielsweise Substraten, die aus Siliziumdioxid, Nitriden, Oxiden und Saphiren gebildet sind. In einer Ausführungsform der vorliegenden Erfindung kann das Substrat 902 ein Halbleitersubstrat sein, wie z.B. ein monokristallines Siliziumsubstrat und ein Galliumarsenid-Substrat, worauf es jedoch nicht beschränkt ist.
  • Der Tri-Gate-Transistor 900 umfaßt einen Halbleiterkörper 908, welcher auf der Isolatorschicht 906 des Isolatorsubstrats 902 gebildet ist. Der Halbleiterkörper 908 kann aus einer Halbleiterschicht gebildet sein. Mit der Halbleiterschicht auf dem Isolatorsubstrat 902 kann der Tri-Gate-Transistor 900 als ein SOI-Transistor angesehen werden. Der Halbleiterkörper 908 kann aus jedem wohlbekannten Halbleitermaterial gebildet sein, wie z.B. Silizium (Si), Germanium (Ge), Siliziumgermanium (SixGey), Galliumarsenid (GaAs), InSb, GaP, GaSb und Kohlenstoffnanoröhrchen. Der Halbleiterkörper 908 ist idealerweise eine einkristalline Schicht, wenn, wie bei einem Mikroprozessor, die beste elektrische Leistung des Transistors 900 erwünscht ist. Der Halbleiterkörper 908 kann jedoch eine polykristalline Schicht sein, wenn der Transistor 900 in Anwendungen verwendet wird, welche weniger strenge Leistungsanforderungen stellen, wie beispielsweise in Flüssigkristallanzeigen. Der zum Bilden des Halbleiterkörpers 908 verwendete Wafer wird so bearbeitet, daß alle Seiten des Halbleiterkörpers 908 eine <100>-Kristallebene aufweisen, wie zuvor beschrieben worden ist.
  • In einer Ausführungsform ist das zum Bilden des Halbleiterkörpers 908 verwendete Halbleitermaterial ein Wafer (beispielsweise ein Siliziumwafer), welcher mit einer Referenzkerbe bearbeitet oder gebildet ist, die in einer <100>-Kristallebenenlage auf dem Wafer gelegen ist. In einer weiteren Ausführungsform ist das zum Bilden des Halbleiterkörpers 808 verwendete Halbleitermaterial ein Wafer (beispielsweise ein Siliziumwafer), der mit einer Referenzkerbe bearbeitet oder gebildet ist, die in einer <110>-Kristallebenenlage auf dem Wafer gelegen ist. In dieser weiteren Ausführungsform wird der zum Bilden des Halbleiterkörpers 908 verwendete Körper so gedreht, daß die Referenzkerbe um etwa 45° oder um –45° versetzt ist.
  • Der Halbleiterkörper 908 weist ein Paar von einander lateral gegenüberliegenden Seitenwänden 910 und 912 auf, die durch einen Abstand voneinander getrennt sind, welcher eine Breite 914 des Halbleiterkörpers definiert. Ferner weist der Halbleiterkörper 908 eine Oberseite 916 entgegengesetzt zu einer auf dem Substrat 902 gebildeten Unterseite auf. Der Abstand zwischen der Oberseite 916 und der Unterseite 918 definiert eine Körperhöhe 920 oder die Dicke TSi des Halbleiterkörpers 908. In einer Ausführungsform der vorliegenden Erfindung ist die Körperhöhe 920 im wesentlichen gleich der Körperbreite 914. In einer Ausführungsform der vorliegenden Erfindung weist der Körper 908 eine Breite 914 und Höhe 920 von weniger als 30 Nanometern und idealerweise von weniger als 20 Nanometern auf. In einer Ausführungsform der vorliegenden Erfindung liegt die Körperhöhe 920 zwischen der Hälfte der Körperbreite 914 und dem zweifachen der Körperbreite 914. Die Seitenwände 910 und 912, die Oberseite 916 und die Unterseite 918 weisen alle ein vertikales Feld auf, welches die <100>-Kristallebenenstruktur aufweist.
  • Der Tri-Gate-Transistor 900 weist eine Gate-Dielektrikumsschicht 922 auf. Die Gate-Dielektrikumsschicht 922 ist auf und um drei Seiten des Halbleiterkörpers 908 gebildet, wie in 9 gezeigt ist. Die Gate-Dielektrikumsschicht 922 ist auf oder anliegend an der Seitenwand 912, auf der Oberseite 916 und auf oder anliegend an der Seitenwand 910 des Körpers 908 gebildet, wie in 9 gezeigt ist. Die Gate-Dielektrikumsschicht 922 kann jede wohlbekannte Gate-Dielektrikumsschicht sein. In einer Ausführungsform der vorliegenden Erfindung ist die Gate-Dielektrikumsschicht eine Dielektrikumsschicht aus Siliziumdioxid (SiO2), Siliziumoxynitrid (SiOxNy) oder Siliziumnitrid (Si3N4). In einer Ausführungsform der vorliegenden Erfindung ist die Gate-Dielektrikumsschicht 922 eine Siliziumoxynitridschicht, die mit einer Dicke von zwischen 5 Å und 20 Å gebildet ist. In einer Ausführungsform der vorliegenden Erfindung ist die Gate-Dielektrikumsschicht 922 eine High-K Gate-Dielektrikumsschicht, beispielsweise ein Metalloxid-Dielektrikum, wie z.B. Tantalpentaoxid (Ta2O5) und Titanoxid (TiO2), worauf sie jedoch nicht beschränkt ist. Die Gate-Dielektrikumsschicht 922 kann andere Arten von High-K Dielektrika umfassen, beispielsweise PZT (Bleizirkonattitanat), worauf sie jedoch nicht beschränkt ist.
  • Das Tri-Gate-Bauelement 900 weist eine Gate-Elektrode 924 auf. Die Gate-Elektrode 924 ist auf und um die Gate-Dielektrikumsschicht 922 gebildet, wie in 9 gezeigt ist. Die Gate-Elektrode 924 ist auf oder anliegend an dem auf der Seitenwand 912 des Halbleiterkörpers 908 gebildeten Gate-Dielektrikum 922, auf dem auf der Oberseite der Oberseite 916 des Halbleiterkörpers 908 gebildeten Gate-Dielektrikums 922 und anliegend an oder auf der auf der Seitenwand 910 des Halbleiterkörpers 908 gebildeten Gate-Dielektrikumsschicht 922 gebildet. Die Gate-Elektrode 924 weist ein Paar von lateral gegenüberliegenden Seitenwänden 926 und 928 auf, die durch einen Abstand getrennt sind, welcher die Gate-Länge (Lg) 930 des Transistors 900 definiert. In einer Ausführungsform der vorliegenden Erfindung verlaufen die lateral gegenüberliegenden Seitenwände 926 und 928 der Gate-Elektrode 924 in einer Richtung senkrecht zu den lateral gegenüberliegenden Seitenwänden 910 und 912 des Halbleiterkörpers 908.
  • Die Gatelektrode 924 kann aus jedem geeigneten Gate-Elektrodenmaterial gebildet sein. In einer Ausführungsform der vorliegenden Erfindung umfaßt die Gate-Elektrode 924 polykristallines Silizium, welches auf eine Konzentrationsdichte von zwischen 1·1019 Atomen/cm3 bis 1·1020 Atomen/cm3 dotiert ist. In einer Ausführungsform der vorliegenden Erfindung kann die Gate-Elektrode eine metallische Gate-Elektrode sein, beispielsweise aus Wolfram, Tantal, Titan und deren Nitride, worauf sie jedoch nicht beschränkt ist. In einer Ausführungsform der vorliegenden Erfindung ist die Gate-Elektrode aus einem Material gebildet, welches eine Mid-Gap-Austrittsarbeit von zwischen 4,6 und 4,8 eV aufweist. Es ist ersichtlich, daß die Gate-Elektrode 924 nicht notwendigerweise aus einem einzigen Material sein muß und eine zusammengesetzte Schichtung (composite stack) dünner Filme sein kann, beispielsweise eine polykristalline Silizium-/Metallelektrode oder eine Metall-/polykristalline Siliziumelektrode.
  • Der Tri-Gate-Transistor 900 weist eine Source-Zone 930 und eine Drain-Zone 932 auf. Die Source-Zone 930 und Drain-Zone 932 sind in einem Halbleiterkörper 908 auf gegenüberliegenden Seiten der Gate-Elektrode 924 gebildet, wie in 9 gezeigt ist. Die Source-Zone 930 und die Drain-Zone 932 sind aus dem gleichen Leitfähigkeitstyp gebildet, beispielsweise N-Typ- oder P-Typ-Leitfähigkeit. In einer Ausführungsform der vorliegenden Erfindung weisen die Source-Zone 930 und die Drain-Zone 932 eine Dotierkonzentration von zwischen 1·1019 und 1·1021 Atomen/cm3 auf. Die Source-Zone 930 und die Drain-Zone 932 können mit gleichförmiger Konzentration gebildet sein oder können Sub-Zonen unterschiedlicher Konzentrationen oder Dotierprofile umfassen, wie z.B. Spitzenzonen (beispielsweise Source-/Drain-Erweiterungen). In einer Ausführungsform der vorliegenden Erfindung weisen die Source-Zone 930 und die Drain-Zone 932 die gleiche Dotierkonzentration und das gleiche Profil auf, wenn der Transistor 900 ein symmetrischer Transistor ist. In einer Ausführungsform der vorliegenden Erfindung kann die Dotierkonzentration und das Profil der Source-Zone 930 und der Drain-Zone 932 variieren, um eine spezielle elektrische Eigenschaft zu erzielen, wenn der Tri-Gate-Transistor 900 als ein asymmetrischer Transistor gebildet ist.
  • Der Abschnitt des Halbleiterkörpers 908, welcher zwischen der Source-Zone 930 und der Drain-Zone 932 liegt, definiert die Kanalzone 950 des Transistors 900. Die Kanalzone 950 kann auch als der Bereich des Halbleiterkörpers 908 definiert werden, welcher von der Gate-Elektrode 924 umgeben ist. In manchen Fällen kann sich jedoch, beispielsweise aufgrund von Diffusion, die Source-/Drain-Zone bis geringfügig unter die Gate-Elektrode erstrecken, um eine Kanalzone zu definieren, welche geringfügig kleiner als die Gate-Elektrodenlänge (Lg) ist. In einer Ausführungsform der vorliegenden Erfindung ist die Kanalzone 950 intrinsisches oder undotiertes monokristallines Silizium. In einer Ausführungsform der vorliegenden Erfindung ist die Kanalzone 950 dotiertes monokristallines Silizium. Wenn die Kanalzone 950 dotiert ist, ist sie typischerweise auf ein Leitfähigkeitsniveau von zwischen 1·1016 und 1·1019 Atomen/cm3 dotiert. In einer Ausführungsform der vorliegenden Erfindung, bei der die Kanalzone 950 dotiert ist, ist diese üblicherweise auf die der Source-Zone 930 und der Drain-Zone 932 entgegengesetzte Leitfähigkeitsart dotiert. Beispielsweise wäre die Kanalzone 950 auf P-Typ-Leitfähigkeit dotiert, wenn die Source- und Drain-Zonen von N-Typ-Leitfähigkeit sind. Gleichermaßen wäre die Kanalzone 950 von N-Typ-Leitfähigkeit, wenn die Source- und Drain-Zonen von P-Typ-Leitfähigkeit sind. In dieser Weise kann der Tri-Gate-Transistor 900 jeweils entweder zu einem NMOS-Transistor oder einem PMOS-Transistor ausgebildet wer den. Die Kanalzone 950 kann gleichmäßig dotiert sein oder kann nicht gleichmäßig oder mit unterschiedlichen Konzentrationen dotiert sein, um spezielle elektrische und Leistungseigenschaften bereitzustellen. Beispielsweise können die Kanalzonen 950 wohlbekannte „Halo"-Zonen umfassen, falls erwünscht.
  • Durch Bereitstellen eines Gate-Dielektrikums und einer Gate-Elektrode, welche den Halbleiterkörper 908 auf drei Seiten umgibt, ist der Tri-Gate-Transistor 900 dadurch gekennzeichnet, daß er drei Kanäle und drei Gates aufweist, wovon eines (g1) sich zwischen der Source- und Drain-Zone auf der Seite 912 des Siliziumkörpers 908 erstreckt, ein zweites (g2) sich zwischen der Source- und Drain-Zone auf der Oberseite 916 des Siliziumkörpers 908 erstreckt und das dritte (g3) sich zwischen der Source- und Drain-Zone an der Seitenwand 910 des Siliziumkörpers 908 erstreckt. Jedes der Gates g1, g2 und g3 weist eine <100>-Kristallebenenstruktur aufgrund der Konstruktion des Halbleiterkörpers 908 auf, wie vorstehend diskutiert worden ist. Die Beweglichkeit wird somit verbessert, wobei drei <100>-Kristallebenen-Gates den Transistor 900 zu einem nicht planaren Bauelement mit hoher Beweglichkeit machen. Die Gate-„Breite" (Gw) des Transistors 900 ist die Summe der Breiten der drei Kanalzonen. Somit ist die Gate-Breite des Transistors 900 gleich der Höhe 920 des Siliziumkörpers 920 an der Seitenwand 910 plus der Breite des Siliziumkörpers 908 auf der Oberseite 916 plus der Höhe 920 des Siliziumkörpers 908 an der Seitenwand 912. Transistoren mit größeren „Breiten" können durch Einsetzen mehrerer, miteinander gekoppelter Bauelemente erzielt werden (beispielsweise mehrerer Siliziumkörper 908, die von einer einzelnen Gate-Elektrode 924 umgeben sind).
  • Da die Kanalzone 950 auf drei Seiten von der Gate-Elektrode 924 und dem Gate-Dielektrikum 922 umgeben ist, kann der Transistor 900 in einer vollständig verarmten Weise betrieben werden. Wenn der Transistor 900 eingeschaltet wird, verarmt die Kanalzone 950 vollständig, so daß die vorteilhaften elektrischen Eigenschaften und die Leistungsfähigkeit eines vollständig verarmten Transistors bereitgestellt werden. Ferner wird, wenn der Transistor 900 eingeschaltet wird, eine Verarmungszone gebildet und eine Kanalzone 950 gemeinsam mit einer Inversionsschicht an den Oberflächen der Kanalzone 950 (beispielsweise wird eine Inversionsschicht auf den Seitenflächen und der Oberseite des Halbleiterkörpers 908 gebildet). Die Inversionsschicht weist den gleichen Leitfähigkeitstyp auf wie die Source- und Drain-Zonen und bildet einen leitfähigen Kanal zwischen der Source- und der Drain-Zone, durch den ein Strom fließen kann. Der Tri-Gate-Transistor 900 ist ein nicht planarer Transi stor, da die Kanalzonen in sowohl der horizontalen als auch vertikalen Richtung in dem Halbleiterkörper 908 gebildet sind. Die Verarmungszone entfernt freie Ladungsträger von unterhalb der Inversionsschicht. Die Verarmungszone erstreckt sich bis zur Bodenseite der Kanalzone 950, so daß der Transistor als ein „vollständig verarmter" Transistor bezeichnet werden kann. Vollständig verarmte Transistoren weisen verbesserte elektrische Leistungseigenschaften, verglichen mit nicht vollständig verarmten oder teilweise verarmten Transistoren auf. Beispielsweise weist der Transistor 900 einen idealen oder sehr steilen Subthreshold-Anstieg auf, wenn der Transistor 900 in der vollständig verarmten Weise betrieben wird. Der Tri-Gate-Transistor kann mit einem sehr steilen Subthreshold-Anstieg von weniger als 80 mV/Dekade und idealerweise von etwa 60 mV/Dekade hergestellt werden, selbst wenn er mit Halbleiterkörperdicken von weniger als 30 Nanometern hergestellt wird. Ferner weist der Transistor 900, wenn der Transistor 900 vollständig verarmt ist, einen verbesserten Draininduzierten Barriere-senkenden (DIBL) Effekt auf, welcher für besseren Leckstrom im „OFF"-Zustand sorgt, was zu niedrigerem Leckstrom und demnach niedrigerem Leistungsverbrauch führt. In einer Ausführungsform der vorliegenden Erfindung weist der Tri-Gate-Transistor 900 einen DIBL-Effekt von weniger als 100 mV/V und idealerweise von weniger als 40 mV/V auf.
  • Da der Transistor 900 Gates mit der Eigenschaft hoher Beweglichkeit aufgrund der <100>-Kristallebene aufweist, ist die elektrische Eigenschaft des Transistors 900 sogar besser als bei Bauelementen, bei welchen nur die Oberseite die <100>-Kristallebene aufweist.
  • 10 stellt ein beispielhaftes Verfahren zum Herstellen eines Substrats für ein nicht planares Bauelement, wie beispielsweise des Tri-Gate-Transistors 900, gemäß einer Ausführungsform der vorliegenden Erfindung dar. In einer Ausführungsform wird ein Substrat 1002 als erstes bereitgestellt. Das Substrat 1002 kann ein Halbleitersubstrat sein, beispielsweise ein Bulk-Siliziumsubstrat, ein monokristallines Siliziumsubstrat, ein unteres monokristallines Siliziumsubstrat, ein Polysiliziumsubstrat oder ein Galliumarsenidsubstrat oder weiteres geeignetes Halbleitermaterial, worauf es jedoch nicht beschränkt ist. In einer Ausführungsform umfaßt das Substrat 1002 eine Isolatorschicht 1004, beispielsweise eine Siliziumdioxidschicht, eine Siliziumnitridschicht oder weitere geeignete dielektrische Schicht. Die Isolatorschicht 1004 kann eine Dicke von zwischen etwa 200 und 2000 Ångström aufweisen.
  • Ein Halbleiterbauelementsubstrat 1006 wird an das Substrat 1002 gebondet. In der Ausführungsform, bei der das Substrat 1002 die Isolatorschicht 1004 umfaßt, wird das Bauelementsubstrat 1006 an das Substrat 1002 über die Isolatorschicht 1004 gebondet. Das Halbleiterbauelementsubstrat 1006 ist das Substrat, mit dem ein Halbleiterkörper oder Körper des Tri-Gate-Transistors hergestellt werden. In einer Ausführungsform umfaßt das Halbleiterbauelementsubstrat ein Silizium von hoher Qualität. In weiteren Ausführungsformen kann das Halbleiterbauelementsubstrat 1006 weitere Arten von Halbleiterschichten umfassen, beispielsweise Germanium (Ge), Siliziumgermaniumlegierungen (SiGe), Galliumarsenid (GaAs), Indiumantimonid (InSb), Galliumphosphid (GaP), Galliumantimonid (GaSb) und Kohlenstoffnanoröhrchen, worauf es jedoch nicht beschränkt ist.
  • In einer Ausführungsform der vorliegenden Erfindung ist das Substrat 1006 eine intrinsische (undotierte) Siliziumschicht. In weiteren Ausführungsformen ist das Halbleiterbauelementsubstrat 1006 auf eine p-Typ oder n-Typ Leitfähigkeit mit einem Konzentrationsniveau von zwischen 1·1016 und 1·1019 Atomen/cm3 dotiert. Das Halbleiterbauelementsubstrat 1006 kann in-situ dotiert werden (beispielsweise während des Abscheidens dotiert werden) oder dotiert werden, nachdem es auf dem Substrat 1002 gebildet worden ist, beispielsweise durch Ionenimplantierung. Ein Dotieren nach dem Bilden ermöglicht es, sowohl PMOS- als auch NMOS-Tri-Gate-Bauelemente herzustellen, was leicht auf dem gleichen Isolatorsubstrat gemacht werden kann. Das Dotierniveau des Halbleiterkörpers bestimmt an diesem Punkt das Dotierniveau der Kanalzone des nicht planaren Bauelements. In einer Ausführungsform umfaßt das Halbleiterbauelementsubstrat 1006 eine Isolatorschicht 1008, welche eine Siliziumdioxidschicht oder eine Siliziumnitridschicht oder eine weitere geeignete Dielektrikumsschicht sein kann. Die Isolatorschicht 1008 kann eine Dicke von zwischen etwa 200 Å bis etwa 2000 Å aufweisen.
  • Das Halbleiterbauelementsubstrat 1006 weist eine Dicke auf, welche in etwa gleich der Höhe ist, die für den nachfolgend gebildeten Halbleiterkörper oder die Körper des hergestellten Tri-Gate-Transistors erwünscht ist. In einer Ausführungsform der vorliegenden Erfindung weist das Halbleiterbauelementsubstrat 1006 eine Dicke oder Höhe 1016 von weniger als 30 Nanometern und idealerweise von weniger als 20 Nanometern auf. In einer Ausführungsform der vorliegenden Erfindung weist das Halbleiterbauelementsubstrat 1006 eine Dicke 1016 von etwa gleich der Gate-„Länge" auf, die für den hergestellten Tri-Gate-Transistor erwünscht ist. In einer Ausführungsform der vorliegenden Erfindung weist das Halbleiterbauelementsubstrat 1006 eine Dicke 1016 auf, welche dicker als die gewünschte Gate-Länge des zu bildenden Tri-Gate-Transistors ist. In einer Ausführungsform der vorliegenden Erfindung weist das Halbleiterbauelementsubstrat 1006 eine Dicke 1016 auf, welche es dem hergestellten Tri-Gate-Transistors ermöglicht, in einer vollständig verarmten Weise für seine vorgegebene Gate-Länge (Lg) betrieben zu werden. Nachdem das Bauelementsubstrat 1006 an das Substrat 1002 gebondet oder darauf gebildet wurde, ist ein SOI-Substrat gebildet. Der Halbleiterkörper für ein Tri-Gate-Bauelement wird in dem Bauelementsubstrat 1006 gebildet. Das Bauelementsubstrat 1006 wird derart an das Substrat 1002 gebondet, daß das in dem Bauelementsubstrat 1006 gebildete Tri-Gate-Bauelement eine <100>-Kristallebene in allen Seiten aufweist.
  • Das Halbleiterbauelementsubstrat 1006 kann auf dem Isolatorsubstrat 1002 mit Hilfe wohlbekannter Verfahren gebildet oder daran gebondet werden. In einem beispielhaften Verfahren umfaßt das Substrat 1002 eine Kerbe 1010, welche in einer <110>-Kristallebenenlage gelegen ist. Das Substrat 1002 kann ein Wafer sein, der als Scheibe von einem Ingot geschnitten ist, welcher eine Referenzkerbe aufweist, die wie zuvor beschrieben, in der <110>-Lage erzeugt worden ist. In einer Ausführungsform umfaßt das Bauelementsubstrat 1006 eine Kerbe 1012, welche ebenfalls in einer <110>-Kristallebenenlage gelegen ist. Ähnlich dem Substrat 1002 kann das Bauelementsubstrat 1006 ein Wafer sein, der als Scheibe von einem Ingot geschnitten ist, welcher eine Referenzkerbe aufweist, die in der <110>-Kristallebenenlage erzeugt worden ist. Das Bauelementsubstrat 1006 kann von einer höheren Qualität als das Substrat 1006 sein. In einer Ausführungsform umfaßt das Substrat 1002 eine Isolatorschicht 1004, und das Bauelementsubstrat 1006 umfaßt eine Isolatorschicht 1008. Das Bauelementsubstrat 1006 und das Substrat 1002 werden über die Isolatorschichten mit Hilfe von Verfahren zusammengebondet, wie beispielsweise SMARTCUT oder Bonded-and-Etch-Back-SOI (BESOI) oder andere Bond-Verfahren. Vor dem Zusammenbonden wird das Bauelementsubstrat 1006 so gedreht, daß die Kerbe 1012 um 45° oder –45° bezüglich der Kerbe 1010 versetzt wird. Die Kristallebenenstruktur des Bauelementsubstrats 1006 wird somit geändert.
  • In dem SMARTCUT-Verfahren (11) kann das Bauelementsubstrat 1006 oxidiert werden, um die Isolatorschicht 1008 zu erzeugen. Das Substrat 1002 kann ebenfalls oxidiert werden, um die Isolatorschicht 1004 zu erzeugen. Dann wird Ionenimplantierung verwendet, um Ionen in einer bestimmten Tiefe in dem Bauelementsubstrat 1006 zu implantieren, um das Bilden einer in der Tiefe geschwächten Schicht (in-depth weakened layer) in dem Bauelement substrat 1006 zu induzieren. Die Substrate 1002 und 1006 werden dann gereinigt und aneinander über die Isolatorschichten 1004 und 1008 gebondet. Vor dem Bonden werden das Substrat 1002 und das Bauelementsubstrat 1006 gegeneinander um etwa 45° (oder –45°) versetzt. In einer Ausführungsform werden die Substrate 1002 und 1006 so übereinander ausgerichtet, daß die Kerbe 1012 des Substrats 1006 und die Kerbe 1010 des Substrats 1002 um 45° zueinander versetzt sind. Genauer gesagt, ist bei dem Substrat 1006, wenn es an das Substrat 1002 gebondet wird, die Kerbe 1012 um 45° oder –45° bezüglich der Kerbe 1010 des Substrats 1002 gedreht (siehe 10). Der Versatz der Kerbe 1012 zu der Kerbe 1010 versieht das Tri-Gate mit einer <100>-Kristallebene in allen Seiten des Gates, wie zuvor diskutiert worden ist. Dann wird ein Spaltvorgang angewendet, um einen Teil des Bauelementsubstrats 1006 auf der Tiefe der Ionenimplantierung abzuspalten. Der verbleibende Teil des Bauelementsubstrats 1006, welcher die Isolatorschicht 1008 umfaßt, wird (mittels Bonden) an das Substrat 1002 übertragen. Zum Abschließen des Bildens eines SOI-Substrats können Annealen und Polieren (beispielsweise chemisch-mechanisches Polieren (CMP)) verwendet werden. Das Substrat 1002 und das Bauelementsubstrat 1006, zwischen denen die Oxidschichten 1004 und 1008 sandwichartig liegen, werden als das SOI-Substrat bezeichnet. Das Tri-Gate-Bauelement, welches eine <100>-Kristallebenenstruktur auf allen Seiten aufweist, wird auf der Oberfläche des Bauelementsubstrats 1006 gebildet.
  • In dem BESOI-Verfahren (12) kann das Bauelementsubstrat 1006 oxidiert werden, um die Isolatorschicht 1008 zu erzeugen. Das Substrat 1002 kann ebenfalls oxidiert werden, um die Isolatorschicht 1004 zu erzeugen. Die Substrate 1002 und 1006 werden gereinigt und über die Isolatorschichten 1004 und 1008 aneinander gebondet. Vor dem Bonden werden das Substrat 1002 und das Bauelementsubstrat 1006 zueinander um etwa 45° (oder –45°) versetzt. In einer Ausführungsform werden die Substrate 1002 und 1006 so übereinander ausgerichtet, daß die Kerbe 1012 des Substrats 1006 und die Kerbe 1010 des Substrats 1002 um 45° zueinander versetzt sind. Genauer gesagt, weist das Substrat 1006, wenn es mit dem Substrat 1002 gebondet wird, die Kerbe 1012 bezüglich der Kerbe 1010 des Substrats 1002 gedreht um 45° oder –45° auf (siehe 10). Der Versatz der Kerbe 1012 zu der Kerbe 1010 wird das Tri-Gate mit einer <100>-Kristallebene in allen Seiten des Gates versehen, wie zuvor diskutiert worden ist. Nach dem Bonden wird das Substrat 1006 geätzt und poliert (11), um die gewünschte Dicke zu erhalten. Zum Abschließen des Bildens des SOI-Substrats kann Annealen und Polieren (beispielsweise CMP) eingesetzt werden. Das Tri-Gate-Bauelement, welches eine <100>-Kristallebenenstruktur auf allen Seiten aufweist, wird auf der Oberfläche des Bauelementsubstrats 1006 gebildet werden.
  • In einer Ausführungsform wird ein Verfahren zur Trennung durch Implantierung von Sauerstoff (separation by implantation of oxygen, SIMOX) zum Bilden des SOI-Substrats verwendet. In dieser Ausführungsform (13) wird ein Substrat 1300 vorgesehen, und tiefes Implantieren von Sauerstoffionen (üblicherweise mit hoher Dosis) in das Substrat 1300 wird zum Bilden des SOI-Substrats durchgeführt. Das Substrat 1300 wird zum Abschließen des Bildens des SOI-Substrats annealt. Eine vergrabene Oxidschicht 1302 wird in dem Substrat 1300 ausgebildet. In einer Ausführungsform ist das Substrat 1300 ein einkristallines Siliziumsubstrat. Das Tri-Gate-Bauelement wird über dem Siliziumteil gebildet, welcher über der vergrabenen Oxidschicht 1302 liegt. Somit ist der Siliziumteil, welcher über der Oxidschicht 1302 liegt, im wesentlichen das Bauelementsubstrat 1006. In einer Ausführungsform wird das Substrat 1300 aus einem Ingot gebildet, welcher eine Referenzlinie so in der <110>-Kristallebenenlage erzeugt aufweist, daß das Substrat 1300, wenn es von dem Ingot gespleißt (spliced) wird, eine in einer <110>-Kristallebenenlage erzeugte Referenzkerbe aufweist. Beim Setzen auf ein Bearbeitungsgerät wird die Kerbe um 45° oder –45° bezüglich eines Ausrichtungspunktes an dem Bearbeitungsgerät versetzt. Demnach wird, anstatt das Substrat 1300 mit der Kerbe wie üblich ausgerichtet zu bearbeiten (beispielsweise ausgerichtet mit einer bestimmten Position an dem Bearbeitungsgerät, welche für die Kerbe bestimmt ist), das Substrat 1300 so gedreht, daß die Kerbe während des Bearbeitens versetzt ist. Ein Versetzen der Kerbe sorgt dafür, daß das Tri-Gate mit einer <100>-Kristallebene in allen Seiten des Gates versehen wird, wie zuvor diskutiert worden ist. In alternativen Ausführungsformen kann das Substrat 1300 aus einem Ingot 1400 (14A) erzeugt werden, bei dem eine Referenzlinie in einer <100>-Kristallebenenlage liegt. Wenn der Ingot 1400 in Wafer gespleißt (spliced) wird, um das Substrat 1300 zu erzeugen, wird eine Kerbe 1404 in einer <100>-Kristallebenenlage erzeugt. Das Substrat 1300 mit der <100>-Kerbe kann mit Hilfe des vorstehend diskutierten SIMOX-Verfahrens bearbeitet werden. Ein Tri-Gate-Bauelement kann in dem Substrat 1300 gebildet werden, ohne daß die Notwendigkeit besteht, das Substrat 1300 um 45° oder –45° zu drehen, um das Tri-Gate zu erzeugen, bei dem alle Seiten die <100>-Kristallebenenstruktur aufweisen.
  • In anderen Ausführungsformen kann, statt das Bauelementsubstrat 1006 relativ zu dem Substrat 1002 zu drehen, wie in den 11 bis 12 dargestellt ist, oder das Bauelementsubstrat 1300 neu auszurichten, wie in 13 diskutiert, das Bauelementsubstrat für die nicht planaren Bauelemente so hergestellt werden, daß die Kerbe versetzt ist. Die Kerbe für den Wafer, welcher zum Bilden des Bauelementsubstrats verwendet wird, ist demnach in eine <100>-Kristallebenenlage versetzt. Wenn das Bauelementsubstrat gedreht werden muß, bestimmt die mechanische Drehung die Zuverlässigkeit, Genauigkeit und/oder Wiederholbarkeit der Drehung des Bauelementsubstrats. Beispielsweise kann die Genauigkeit des Versatzes durch die Genauigkeit des Waferbonding-Prozesses oder der -Apparatur beeinflußt sein, wenn das Substrat 1006 und das Substrat 1002 bezüglich des Versetzens der Kerbe auf jedem Wafer zueinander um 45° oder –45° versetzt werden. Demnach kann die mechanische Drehung des Substrats 1006 bezüglich des Substrats 1002 die Gradzahl des Versatzes (beispielsweise um wenige Grad) bestimmen. Zum Minimieren der Möglichkeit zur Fehlausrichtung können das Substrat 1006 oder das Substrat 1300 mit der Kerbe in der <100>-Kristallebenenlage erzeugt werden (im Gegensatz zu der <100>-Lage). Wie in 14A dargestellt, kann ein Ingot 1400, welcher verwendet wird, um nachfolgend das Bauelementsubstrat 1600 oder das Substrat 1300 zu bilden, mit einer mit Hilfe von Röntgenbeugung in einer <100>-Kristallebenenlage erzeugten Referenzlinie 1402 gebildet werden, was eine weitaus genauere mechanische Drehung als die des Wafer-Bonding-Prozesses aufweist. Wenn der Ingot 1400 zum Erzeugen mehrerer Wafer 1406 gespleißt (spliced) wird, welche zum Bilden der Substrate 1006 oder 1300 verwendet werden können, wird jeder Wafer 1406 eine Kerbe 1404 aufweisen, die in einer <100>-Kristallebenenlage gelegen ist.
  • In 14B wird zum Erzeugen des SOI-Substrats der Wafer 1406 an einen weiteren Wafer, welcher in einer Ausführungsform das Substrat 1002 ist, gebondet. Der Wafer 1404 kann eine Isolatorschicht 1408 umfassen, und das Substrat 1002 kann die Isolatorschicht 1004 umfassen, wie zuvor diskutiert worden ist. Wie zuvor umfaßt das Substrat 1002 eine Kerbe 1010, erzeugt in der <110>-Kristallebenenlage, wie zuvor diskutiert worden ist. Der Wafer 1406 weist jedoch die Kerbe 1404 in der <100>-Kristallebenenlage liegend auf. Die Kerben 1404 und 1010 sind während des Bearbeitens, wie in 14B gezeigt ist, übereinander ausgerichtet. Es besteht keine Notwendigkeit, den Wafer 1406 zum Neu-Ausrichten der Kristallstruktur des Wafers 1406 während des Bearbeitens zu drehen. Der Wafer 1406 wird, aufgrund des Versetzens der Kerbe 1404 in die <100>-Kristallebenenlage zum Neu-Ausrichten der Kristallebenenstruktur in dem Wafer 1404, den Versatz von 45° oder –45° aufweisen. Das Versetzen (relocation) der Kerbe 1404 auf die <100>-Kristallebene ermöglicht es dem in dem Wafer 1406 gebildeten nicht planaren Bauelement, alle Seiten mit der <100>-Kristallebene aufzuweisen, was für hohe Beweglichkeit wünschenswert ist.
  • Die 15A bis 15J stellen ein beispielhaftes Verfahren zum Herstellen eines nicht planaren Bauelements oder von Bauelementen 1500 (beispielsweise Tri-Gate-Transistoren) gemäß Ausführungsformen der vorliegenden Erfindung dar. In 15A wird ein Substrat 1502 bereitgestellt. Das Substrat 1502 umfaßt ein Halbleitersubstrat 1504 (beispielsweise Bulk-Silizium) und einen Isolatorfilm 1506 (beispielsweise Siliziumdioxid). Auf dem Isolatorfilm 1506 wird ein Bauelement-Halbleitersubstrat 1508 (beispielsweise monokristallines Silizium) gebildet. Gemeinsam werden das Substrat 1502 und das Bauelementsubstrat 1508 als das SOI-Substrat bezeichnet, wie zuvor beschrieben worden ist. Das Bauelementsubstrat 1508 weist in einer Ausführungsform eine in einer <100>-Kristallebenenlage erzeugte Kerbe (nicht gezeigt) auf, und das Substrat 1502 weist eine in einer <110>-Kristallebenenlage erzeugte Kerbe (nicht gezeigt) auf. Die Kerben sind, wie zuvor diskutiert, über einander ausgerichtet. In einer alternativen Ausführungsform weisen sowohl das Bauelementsubstrat 1508 als auch das Substrat 1502 eine in der <110>-Kristallebenenlage erzeugte Kerbe auf. Beim Zusammenbonden zum Bilden des SOI-Substrats ist das Bauelementsubstrat 1508 um 45° (oder – 45°) so gedreht, daß die Kerben, wie zuvor diskutiert, zueinander versetzt sind. Isolationszonen (nicht gezeigt) können in dem Bauelementsubstrat 1508 gebildet werden, um die verschieden darin zu bildenden Transistoren voneinander zu isolieren. Die Isolationszonen können durch Wegätzen von Teilen des Substrats 1508, welche einen Tri-Gate-Transistor umgeben, durch beispielsweise wohlbekannte photolithographische und Ätztechniken, geätzt werden, und die geätzten Zonen können dann mit einem Isolatorfilm, wie z.B. SiO2, wieder aufgefüllt werden.
  • Als nächstes wird auf dem Bauelementsubstrat 1508 eine Photolackmaske 1510 gebildet, wie in 5B gezeigt ist. Die Photolackmaske 1510 umfaßt eine Struktur oder mehrere Strukturen 1512, welche Stellen definieren, an denen Halbleiterkörper oder Finnen 1520 für die Bauelemente 1500 nachfolgend gebildet werden. Die Photolackstruktur 1512 definiert die Breite 1518, die für die nachfolgend gebildeten Halbleiterkörper 1520 erwünscht ist. In einer Ausführungsform der vorliegenden Erfindung definiert die Struktur 1512 Körper 1520, welche eine Breite 1518 aufweisen, die gleich der oder größer als die Breite ist, die für die Gatelänge (Lg) des hergestellten Transistors erwünscht ist. Somit sind die strengsten photolithographischen Beschränkungen, die beim Herstellen des Transistors eingesetzt werden, dem Struktu rieren der Gateelektrode und nicht der Definition des Halbleiterkörpers oder der Finne zugeordnet. In einer Ausführungsform der vorliegenden Erfindung weisen die Körper 1520 eine Breite 1518 kleiner als oder gleich 30 Nanometern oder idealerweise kleiner als oder gleich 20 Nanometern auf. In einer Ausführungsform der vorliegenden Erfindung weisen die Strukturen 1512 der Körper 1520 eine Breite 1518 auf, die in etwa gleich der Siliziumkörperhöhe 1509 ist. In einer Ausführungsform der vorliegenden Erfindung weist die Photolackstruktur 1512 eine Breite 1518 auf, welche zwischen der Hälfte der Halbleiterkörperhöhe 1509 und dem Zweifachen der Halbleiterkörperhöhe 1509 liegt.
  • Die Photolackmaske 1510 kann auch Strukturen 1514 und 1516 zum Definieren der Stellen umfassen, an denen Source-Kontaktflächen (source landing pads) 1522 und Drain-Kontaktflächen (drain landing pads) 1524 zu bilden sind. Die Kontaktflächen (landing pads) können dazu verwendet werden, die unterschiedlichen Sourcezonen miteinander zu verbinden und die unterschiedlichen Drainzonen des hergestellten Transistors miteinander zu verbinden. Die Photolackmaske 1510 kann durch wohlbekannte photolithographische Techniken gebildet werden, welche Maskieren, Freilegen und Entwickeln eines durchgehend aufgebrachten Photolackfilms (blanket deposited photoresist film) umfassen.
  • Als nächstes wird das Bauelementsubstrat 1508 ausgerichtet mit der Photolackmaske 1510 geätzt, um, wie in 5C gezeigt, einen oder mehrere Siliziumkörper oder Finnen und Source- und Drain-Kontaktflächen (falls gewünscht) zu bilden. Das Substrat 1508 wird geätzt, bis die darunterliegende vergrabene Oxidschicht 1506 freigelegt ist. Zum Ätzen des Substrats 1508 können wohlbekannte Halbleiterätztechniken, wie z.B. anisotropes Plasmaätzen oder reaktives Ionenätzen verwendet werden.
  • Als nächstes wird die Photolackmaske 1510 durch wohlbekannte Techniken entfernt, wie z.B. durch chemisches Strippen und O2-Veraschen, um das Substrat, wie in 5D dargestellt, zu erzeugen.
  • Als nächstes wird eine Gatedielektrikumsschicht 1526 auf jedem und um jeden Halbleiterkörper 1520 gebildet. Eine Gatedielektrikumsschicht 1526 wird auf der Oberseite 1527 und auf den lateral gegenüberliegenden Seitenwänden 1528 und 1529 jedes der Halbleiterkörper 1520 gebildet. Das Gatedielektrikum kann ein abgeschiedenes oder ein gewachsenes Dielektrikum sein. In einer Ausführungsform der vorliegenden Erfindung ist die Gatedielektrikumsschicht 1526 eine Dielektrikumschicht aus Siliziumdioxid, die mit einem Trocken-/Naß-Oxidationsprozeß gewachsen wird. In einer Ausführungsform der vorliegenden Erfindung läßt man die Siliziumoxidschicht mit einer Dicke von zwischen 5 Å und 15 Ä wachsen. In einer Ausführungsform der vorliegenden Erfindung ist die Gatedielektrikumsschicht 1526 ein abgeschiedenes Dielektrikum, wie z.B. eine Schicht mit einer hohen Dielektrizitätskonstanten, beispielsweise einem Metall-Oxid-Dielektrikum, wie z.B. Tantalpentaoxid (Ta2O5) und Titanoxid (TiO2) oder weitere High-K-Dielektrika, beispielsweise PZT, woraus sie jedoch nicht beschränkt ist. Eine Schicht mit hoher Dielektrizitätskonstanten kann durch jedes wohlbekannte Verfahren, beispielsweise durch chemische Gasphasenabscheidung (CVD), gebildet werden.
  • Wie in 5E gezeigt ist, wird als nächstes eine Gateelektrode 1530 gebildet. Die Gateelektrode 1530 wird auf der Gatedielektrikumsschicht 1526 gebildet, welche auf der Oberseite 1527 und auf oder anliegend an den Seitenwänden 1528 und 1529 jedes der Halbleiterkörper 1520 gebildet ist. Die Gateelektrode 1530 weist eine Oberseite 1532 entgegengesetzt zu der auf dem Isolatorsubstrat 1502 gebildeten Unterseite auf und weist ein Paar von lateral gegenüberliegenden Seitenwänden 1534 und 1536 auf. Der Abstand zwischen den lateral gegenüberliegenden Seitenwänden 1534 und 1536 definiert die Gatelänge (Lg) 1538 des Tri-Gate-Transistors. Die Gateelektrode 1530 kann durch durchgehendes Abscheiden (blanket depositing) eines geeigneten Gateelektrodenmaterials über dem Substrat gebildet werden, wie in 5D gezeigt ist. Die Gateleektrode kann mit einer Dicke 1533 (5F) von zwischen 200 und 9000 Å gebildet werden. In einer Ausführungsform weist die Gateelektrode eine Dicke oder Höhe 1533 von wenigstens dem Dreifachen der Höhe 1509 der Halbleiterkörper 1520 auf. Das Gateelektrodenmaterial wird dann mit wohlbekannten photolithographischen und Ätztechniken zum Bilden der Gateelektrode 1530 aus dem Gateelektrodenmaterial strukturiert. Das Gateelektrodenmaterial kann polykristallines Silizium, eine polykristalline Siliziumgermaniumlegierung und Metall umfassen, beispielsweise Wolfram, Tantal und deren Nitride. In einer Ausführungsform der vorliegenden Erfindung weist die Gateelektrode 1530 die Gatelänge 1538 von weniger als oder gleich 30 Nanometer und idealerweise von weniger als oder gleich 20 Nanometer auf.
  • Als nächstes werden in dem Halbleiterkörper 1520 auf gegenüberliegenden Seiten der Gateelektrode 1530 Source- 1540 und Drainzonen 1542 für den Transistor gebildet. In einer Ausführungsform der vorliegenden Erfindung umfassen die Source- 1540 und Drainzonen 1542 Spitzen- oder Source-/Drainerweiterungszonen. Die Source- und Drainzonen und Erweiterungen können durch Einbringen von Dotieratomen 1544 in die Halbleiterkörper 1520 auf beiden Seiten 1534 und 1536 der Gateelektrode 1530 gebildet werden. Falls Source- und Drain-Kontaktflächen (source and drain landing pads) verwendet werden, können diese zu dieser Zeit ebenfalls dotiert werden. Für einen PMOS Tri-Gate-Transistor, werden die Halbleiterfinnen oder Körper 1520 auf eine p-Typleitfähigkeit und mit einer Konzentration von zwischen 1·1020 und 1·1021 Atomen/cm3 dotiert. Für einen NMOS Tri-Gate-Transistor werden die Halbleiterfinnen oder Körper 1520 mit n-Typleitfähigkeitsionen mit einer Konzentration von zwischen 1 × 1020 und 1 × 1021 Atomen pro cm3 dotiert. In einer Ausführungsform der vorliegenden Erfindung werden die Siliziumschichten durch Ionenimplantierung dotiert. In einer Ausführungsform der vorliegenden Erfindung geschieht das Ionenimplantieren in einer vertikalen Richtung, wie in 5F gezeigt ist. Wenn die Gateelektrode 1530 eine Polysilizium-Gateelektrode ist, kann diese während des Ionenimplantierungsprozesses dotiert werden. Die Gateelektrode 1530 wirkt als eine Maske, um zu verhindern, daß der Ionenimplantierungsschritt die Kanalzone(n) 1548 des Tri-Gate-Transistors dotiert. Die Kanalzone 1548 ist der Teil des Siliziumkörpers 1520, welcher unterhalb der Gateelektrode 1530 liegt oder davon umgeben ist. Falls die Gateelektrode 1530 eine Metallelektrode ist, kann eine dielektrische Hartmaske (dielektric hard mask) verwendet werden, um das Dotieren während des Ionenimplantierungsprozesses zu blockieren. In weiteren Ausführungsformen können andere Verfahren, wie beispielsweise Solid-Source-Diffusion, zum Dotieren des Halbleiterkörpers verwendet werden, um die Source- und Drainerweiterungen zu bilden.
  • Als nächstes kann, falls gewünscht, das Substrat, welches in 5F gezeigt ist, weiter bearbeitet werden, um zusätzliche Merkmale zu bilden, beispielsweise stark dotierte Source-/Drain-Kontaktzonen, auf den Source- und Drainzonen und der Gateelektrode abgeschiedenes Silizium und das Bilden von Silizid auf den Source-/Drainkontaktzonen und der Gateelektrode. Beispielsweise können die dielektrischen Seitenwandspacer 1550 (5G) auf den Seitenwänden der Gateelektrode 1530 gebildet werden; die Halbleiterschichten 1560 und 1562 (5H) können auf den freigelegten Oberflächen des Körpers 1520 für gewisse Anwendungen gebildet werden (beispielsweise zum Bilden erhabener Source- und Drainzonen); zusätzliches Dotieren kann durchgeführt werden (beispielsweise zum Bilden der erhabenen Source- und Drainzonen) (5I; und ein hochschmelzenden Metallsilizid 1580 kann auf den Source- und Drainzonen und/oder auf der Gateelektrode 1530 gebildet werden (5J). Techniken zum Bilden dieser Komponenten sind im Stand der Technik bekannt.
  • Obwohl die Erfindung in Form mehrerer Ausführungsformen beschrieben worden ist, wird der Durchschnittsfachmann zu erkennen wissen, daß die Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt ist. Das Verfahren und die Vorrichtung der Erfindung können jedoch innerhalb des Geistes und des Umfangs der angehängten Ansprüche mit Modifikationen und Veränderungen ausgeführt werden. Diese Beschreibung ist demnach als erläuternd, aber nicht als beschränkend zu sehen.
  • Nachdem beispielhafte Ausführungsformen offenbart worden sind, können Modifikationen und Abänderungen an den offenbarten Ausführungsformen vorgenommen werden, welche innerhalb des durch die angehängten Ansprüche definierten Geistes und des Umfangs der Erfindung verbleiben.
  • Zusammenfassung
  • Eine Halbleiteranordnung mit hoher Beweglichkeit. In einem beispielhaften Aspekt umfaßt die Halbleiteranordnung mit hoher Beweglichkeit ein erstes Substrat, welches eine erste Referenzorientierung, angeordnet in einer <110>-Kristallebenenlage, auf dem ersten Substrat und ein zweites, über dem ersten Substrat gebildetes Substrat aufweist. Das zweite Substrat weist eine zweite Referenzorientierung, angeordnet in einer <100>-Kristallebenenlage, auf dem zweiten Substrat auf, wobei die erste Referenzorientierung mit der zweiten Referenzorientierung ausgerichtet ist. In einem weiteren beispielhaften Aspekt weist das zweite Substrat eine zweite Referenzorientierung, angeordnet in einer <110>-Kristallebenenlage, auf dem zweiten Substrat auf, wobei das zweite Substrat über dem ersten Substrat gebildet ist, wobei die zweite Referenzorientierung zu der ersten Referenzorientierung um etwa 45° versetzt ist.

Claims (44)

  1. Halbleiteranordnung mit hoher Beweglichkeit, welche umfaßt: ein erstes Substrat, welches eine erste Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem ersten Substrat gelegen ist; und ein zweites, über dem ersten Substrat gebildetes Substrat, wobei das zweite Substrat eine zweite Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage auf dem zweiten Substrat gelegen ist, wobei die erste Referenzorientierung mit der zweiten Referenzorientierung ausgerichtet ist.
  2. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, welche ferner umfaßt: eine zwischen dem ersten Substrat und dem zweiten Substrat angeordnete Isolatorschicht.
  3. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, wobei die erste Referenzorientierung und die zweite Referenzorientierung jeweils eine Kerbe umfaßen, die jeweils in dem ersten Substrat bzw. dem zweiten Substrat gebildet ist.
  4. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, wobei das zweite Substrat eine Oberfläche für ein darin zu bildendes nicht planares Bauelement vorsieht und wobei das nicht planare Bauelement eine Oberseite und Seitenfläche aufweist, die jeweils eine <100>-Kristallebene aufweisen.
  5. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, wobei das erste Substrat ferner eine erste Isolatorschicht umfaßt und das zweite Substrat eine zweite Isolatorschicht umfaßt und wobei das erste Substrat und das zweite Substrat an der ersten und zweiten Isolatorschicht aneinander gebondet sind.
  6. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, wobei das zweite Substrat ein Oberseiten-Feld, welches eine <100>-Kristallebene aufweist, und mehrere Seiten-Felder aufweist, welche jeweils eine <100>-Kristallebene aufweisen.
  7. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, wobei das erste Substrat aus einem Material hergestellt ist, welches aus einer Gruppe gewählt ist, die Bulk-Silizium, polykristallines Silizium, unteres monokristallines Silzium und Galliumarsenid umfaßt.
  8. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, wobei das zweite Substrat aus einem Material hergestellt ist, welches aus einer Gruppe gewählt ist, die Silizium, Germanium, Siliziumgermanium, Galliumarsenid, InSb, GaP, GaSb und Kohlenstoffnanoröhrchen umfaßt.
  9. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 1, welche ferner ein in dem zweiten Substrat gebildetes nicht planares Bauelement umfaßt, wobei das nicht planare Bauelement umfaßt: einen auf dem ersten Substrat und in dem zweiten Substrat gebildeten Halbleiterkörper, welcher eine Oberseite und lateral gegenüberliegende Seitenwände aufweist, wobei die Oberseite und die lateral gegenüberliegenden Seitenwände des Halbleiterkörpers jeweils eine <100>-Kristallebene aufweisen; ein auf der Oberseite und den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildetes Gate-Dielektrikum; und eine Gate-Elektrode, welche benachbart zu dem auf der Oberseite der Oberfläche und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildeten Gate-Dielektrikum gebildet ist.
  10. Halbleiterbauelement mit hoher Beweglichkeit nach Anspruch 9, welches ferner umfaßt: ein Paar von Source-/Drain-Zonen, die in dem Siliziumkörper auf gegenüberliegenden Seiten der Gate-Elektrode gebildet sind.
  11. Halbleitersubstrat mit hoher Beweglichkeit, welches umfaßt: ein erstes Substrat, welches eine erste Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem ersten Substrat gelegen ist; und ein über dem ersten Substrat gebildetes zweites Substrat, wobei das zweite Substrat eine zweite Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem zweiten Substrat gelegen ist, wobei das zweite Substrat über dem ersten Substrat mit der zweiten Referenzorientierung um etwa 45° versetzt zu der ersten Referenzorientierung gebildet ist.
  12. Halbleitersubstrat mit hoher Beweglichkeit nach Anspruch 11, welches ferner umfaßt: eine zwischen dem ersten Substrat und dem zweiten Substrat angeordnete Isolatorschicht.
  13. Halbleitersubstrat mit hoher Beweglichkeit nach Anspruch 11, wobei die erste Referenzorientierung und die zweite Referenzorientierung jeweils eine Kerbe umfassen, die jeweils in dem ersten Substrat oder dem zweiten Substrat gebildet ist.
  14. Halbleitersubstrat mit hoher Beweglichkeit nach Anspruch 11, wobei das erste Substrat ferner eine erste Isolatorschicht umfaßt und das zweite Substrat eine zweite Isolatorschicht umfaßt, und wobei das erste Substrat und das zweite Substrat an der ersten und zweiten Isolatorschicht aneinander gebondet sind.
  15. Halbleitersubstrat mit hoher Beweglichkeit nach Anspruch 11, wobei das zweite Substrat ein Oberseiten-Feld, welches eine <100>-Kristallebene aufweist, und mehrere Seiten-Felder aufweist, die jeweils eine <100>-Kristallebene aufweisen.
  16. Halbleitersubstrat mit hoher Beweglichkeit nach Anspruch 11, wobei das erste Substrat aus einem Material hergestellt ist, das aus einer Gruppe gewählt ist, welche Bulk-Silizium, polykristallines Silizium, unteres monokristallines Silizium und Galliumarsenid umfaßt.
  17. Halbleitersubstrat mit hoher Beweglichkeit nach Anspruch 11, wobei das zweite Substrat aus einem Material hergestellt ist, welches aus einer Gruppe gewählt ist, die Silizium, Germanium, Siliziumgermanium, Galliumarsenid, InSb, GaP, GaSb und Kohlenstoffnanoröhrchen umfaßt.
  18. Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 11, welche ferner ein in dem zweiten Substrat gebildetes nicht planares Bauelement umfaßt, wobei das nicht planate Bauelement umfaßt: einen auf dem ersten Substrat und in dem zweiten Substrat gebildeten Halbleiterkörper mit einer Oberseite und lateral gegenüberliegenden Seitenwänden, wobei die Oberseite und die lateral gegenüberliegenden Seitenwände des Halbleiterkörpers jeweils eine <100>-Kristallebene aufweisen; ein auf der Oberseite und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildetes Gate-Dielektrikum; und eine Gate-Elektrode, welche benachbart zu dem auf der Oberseite der Oberfläche und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildeten Gate-Dielektrikum gebildet ist.
  19. Halbleiterbauelement mit hoher Beweglichkeit nach Anspruch 18, welches ferner umfaßt: ein Paar von Source-/Drain-Zonen, die in dem Siliziumkörper auf gegenüberliegenden Seiten der Gate-Elektrode gebildet sind.
  20. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit, welches umfaßt: Vorsehen eines ersten Substrats, welches eine erste Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem ersten Substrat gelegen ist; und Bilden eines zweiten Substrats über dem ersten Substrat, wobei das zweite Substrat eine zweite Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage auf dem zweiten Substrat gelegen ist, wobei das Bilden ein Ausrichten der ersten Referenzorientierung mit der zweiten Referenzorientierung umfaßt.
  21. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, wobei das erste Substrat und das zweite Substrat jeweils eine Isolatorschicht umfassen und wobei das zweite Substrat und das erste Substrat an der Isolatorschicht aneinander gebondet werden.
  22. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, welches ferner umfaßt: Bilden eines nicht planaren Bauelements in dem zweiten Substrat, wobei das nicht planare Bauelement eine Oberseite und Seitenflächen aufweist, die jeweils eine <100>-Kristallebene aufweisen.
  23. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, welches ferner umfaßt: Bilden eines Tri-Gate-Transistors in dem zweiten Substrat, wobei der Tri-Gate-Transistor umfaßt: einen Halbleiterkörper, welcher eine Oberseite und lateral gegenüberliegende Seitenwände aufweist, wobei die Oberseite und die lateral gegenüberliegenden Seitenwände des Halbleiterkörpers jeweils eine <100>-Kristallebene aufweisen; ein auf der Oberseite und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildetes Gate-Dielektrikum; und eine Gate-Elektrode, welche benachbart zu dem auf der Oberseite der Oberfläche und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildeten Gate-Dielektrikum gebildet ist.
  24. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner ein Übertragen des zweiten Substrats auf das erste Substrat mit Hilfe eines SMARTCUT-Verfahrens oder eines Bonded-and-Etch-Back-Verfahrens umfaßt.
  25. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt: Vorsehen eines dritten Substrats, welches zum Bilden des zweiten Substrats verwendet wird, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage auf dem dritten Substrat gelegen ist; Implantieren von Ionen in einer vorbestimmten Tiefe in dem dritten Substrat; Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung mit der ersten Referenzorientierung im wesentlichen ausgerichtet wird; und Spalten des dritten Substrats zum Übertragen eines Teiles des dritten Substrats an das erste Substrat, wobei der übertragene Teil des dritten Substrats das zweite Substrat bildet.
  26. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt: Vorsehen eines dritten Substrats, welches eine Isolatorschicht aufweist, wobei das dritte Substrat dazu verwendet wird, das zweite Substrat zu bilden, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage auf dem dritten Substrat gelegen ist; Implantieren von Ionen in einer vorbestimmten Tiefe in dem dritten Substrat; Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung mit der ersten Referenzorientierung im wesentlichen ausgerichtet wird, wobei das erste Substrat ferner eine Isolatorschicht umfaßt und wobei das dritte Substrat an das erste Substrat an den Isolatorschichten gebondet wird; und Spalten des dritten Substrats zum Übertragen eines Teiles des dritten Substrats an das erste Substrat, wobei der übertragene Teil des dritten Substrats das zweite Substrat bildet.
  27. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt: Bereitstellen eines dritten Substrats, welches dazu verwendet wird, das zweite Substrat zu bilden, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage auf dem dritten Substrat gelegen ist; Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung mit der ersten Referenzorientierung im wesentlichen ausgerichtet wird; und Ätzen des dritten Substrats auf eine vorbestimmte Tiefe, wodurch ein Teil des dritten Substrats auf dem ersten Substrat belassen wird, wobei der Teil des dritten Substrats das zweite Substrat bildet.
  28. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 20, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt: Vorsehen eines dritten Substrats, welches eine Isolatorschicht aufweist, wobei das dritte Substrat dazu verwendet wird, das zweite Substrat zu bilden, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage auf dem dritten Substrat gelegen ist; Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung mit der ersten Referenzorientierung im wesentlichen ausgerichtet wird, wobei das erste Substrat ferner eine Isolatorschicht umfaßt und wobei das dritte Substrat an das erste Substrat an den Isolatorschichten gebondet wird; und Ätzen des dritten Substrats auf eine vorbestimmte Tiefe, wodurch ein Teil des dritten Substrats auf dem ersten Substrat belassen wird, wobei der Teil des dritten Substrats das zweite Substrat bildet.
  29. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit, welches umfaßt: Vorsehen eines ersten Substrats, welches eine erste Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem ersten Substrat gelegen ist; und Bilden eines zweiten Substrats über dem ersten Substrat, wobei das zweite Substrat eine zweite Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem zweiten Substrat gelegen ist, wobei das Bilden ein Bilden des zweiten Substrats über dem ersten Substrat mit der zweiten Referenzorientierung um etwa 45° versetzt zu der ersten Referenzorientierung umfaßt.
  30. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, wobei das zweite Substrat und das erste Substrat jeweils eine Isolatorschicht umfassen und wobei das zweite Substrat und das erste Substrat an der Isolatorschicht aneinander gebondet werden.
  31. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, welches ferner umfaßt: Bilden eines nicht planaren Bauelements in dem zweiten Substrat, wobei das nicht planare Bauelement eine Oberseite und Seitenflächen aufweist, die jeweils eine <100>-Kristallebene aufweisen.
  32. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, welches ferner umfaßt: Bilden eines Tri-Gate-Transistors in dem zweiten Substrat, wobei der Tri-Gate-Transistor umfaßt: einen Halbleiterkörper, welcher eine Oberseite und lateral gegenüberliegende Seitenwände aufweist, wobei die Oberseite und die lateral gegenüberliegenden Seitenwände des Halbleiterkörpers jeweils eine <100>-Kristallebene aufweisen; ein auf der Oberseite und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildetes Gate-Dielektrikum; und eine Gate-Elektrode, welche anliegend an dem auf der Oberseite der Oberfläche und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildeten Gate-Dielektrikum gebildet ist.
  33. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner ein Übertragen des zweiten Substrats an das erste Substrat mit Hilfe eines SMARTCUT-Verfahrens oder eines Bonded-and-Etch-Back-Verfahrens umfaßt.
  34. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt: Vorsehen eines dritten Substrats, welches dazu verwendet wird, das zweite Substrat zu bilden, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem dritten Substrat gelegen ist; Implantieren von Ionen in einer vorbestimmten Tiefe in dem dritten Substrat; Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung bezüglich der ersten Referenzorientierung im wesentlichen um etwa 45° versetzt wird; und Spalten des dritten Substrats, um einen Teil des dritten Substrats an das erste Substrat zu übertragen, wobei der übertragene Teil des dritten Substrats das zweite Substrat bildet.
  35. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt: Vorsehen eines dritten Substrats, welches eine Isolatorschicht aufweist, wobei das dritte Substrat dazu verwendet wird, das zweite Substrat zu bilden, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem dritten Substrat gelegen ist; Implantieren von Ionen in einer vorbestimmten Tiefe in dem dritten Substrat; Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung bezüglich der ersten Referenzorientierung im wesentlichen um etwa 45° versetzt wird, wobei das erste Substrat ferner eine Isolatorschicht umfaßt und wobei das dritte Substrat an das erste Substrat an den Isolatorschichten gebondet wird; und Spalten des dritten Substrats zum Übertragen eines Teiles des dritten Substrats an das erste Substrat, wobei der übertragene Teil des dritten Substrats das zweite Substrat bildet.
  36. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt: Vorsehen eines dritten Substrats, welches dazu verwendet wird, das zweite Substrat zu bilden, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem dritten Substrat gelegen ist; Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung bezüglich der ersten Referenzorientierung im wesentlichen um etwa 45° versetzt wird; und Ätzen des dritten Substrats auf eine vorbestimmte Tiefe, wodurch ein Teil des dritten Substrats auf dem ersten Substrat belassen wird, wobei der Teil des dritten Substrats das zweite Substrat bildet.
  37. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 29, wobei das Bilden des zweiten Substrats über dem ersten Substrat ferner umfaßt: Vorsehen eines dritten Substrats, welches eine Isolatorschicht aufweist, wobei das dritte Substrat dazu verwendet wird, das zweite Substrat zu bilden, wobei das dritte Substrat eine dritte Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage auf dem dritten Substrat gelegen ist; Bonden des dritten Substrats an das erste Substrat, wobei die dritte Referenzorientierung bezüglich der ersten Referenzorientierung im wesentlichen um etwa 45° versetzt wird, wobei das erste Substrat ferner eine Isolatorschicht umfaßt und wobei das dritte Substrat an das erste Substrat an den Isolatorschichten gebondet wird; und Ätzen des dritten Substrats auf eine vorbestimmte Tiefe, wodurch ein Teil des dritten Substrats auf dem ersten Substrat belassen wird, wobei der Teil des dritten Substrats das zweite Substrat bildet.
  38. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit, welches umfaßt: Vorsehen eines Substrats, welches eine Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage auf dem Substrat gelegen ist; Bilden einer vergrabenen Oxidzone in dem Substrat; und Bilden eines nicht planaren Bauelements in einem Teil des Substrats, welcher über dem vergrabenen Oxid liegt, wobei das nicht planare Bauelement eine Oberseite und Seitenflächen aufweist, die jeweils eine <100>-Kristallebene aufweisen.
  39. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 38, wobei das Bilden des nicht planaren Bauelements ferner umfaßt: Bilden eines Tri-Gate-Transistors in dem Teil des Substrats, welcher über dem vergrabenen Oxid liegt, wobei der Tri-Gate-Transistor einen Halbleiterkörper umfaßt, welcher eine Oberseite und lateral gegenüberliegende Seitenwände aufweist, wobei die Oberseite und die lateral gegenüberliegenden Seitenwände des Halbleiterkörpers jeweils eine <100>-Kristallebene aufweisen, wobei ein Gate-Dielektrikum auf der Oberseite und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildet wird, und wobei eine Gate-Elektrode benachbart zu dem auf der Oberseite der Oberfläche und auf den lateral gegenüberliegenden Seitenwänden des Halbleiterkörpers gebildeten Gate-Dielektrikum gebildet wird.
  40. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 39, welches ferner umfaßt: Bilden von Source- und Drain-Zonen auf gegenüberliegenden Seiten der Gate-Elektrode.
  41. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 38, wobei die vergrabene Oxidzone in dem Substrat mit Hilfe eines SIMOX-Verfahrens gemacht wird.
  42. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 38, wobei das Bilden der vergrabenen Oxidzone in dem Substrat ferner ein Implantieren von Sauerstoff in dem Substrat und ein Annealen des Substrats umfaßt.
  43. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 38, wobei das Bilden der vergrabenen Oxidzone in dem Substrat ferner ein Implantieren von Sauerstoff in dem Substrat und ein Annealen des Substrats umfaßt und wobei das Substrat eine Referenzorientierung aufweist, die in einer <100>-Kristallebenenlage gelegen ist.
  44. Verfahren zum Herstellen einer Halbleiteranordnung mit hoher Beweglichkeit nach Anspruch 38, wobei das Bilden der vergrabenen Oxidzone in dem Substrat ferner ein Implantieren von Sauerstoff in dem Substrat und ein Annealen des Substrats umfaßt und wobei das Substrat eine Referenzorientierung aufweist, die in einer <110>-Kristallebenenlage gelegen ist und wobei das Substrat um etwa 45° gedreht wird.
DE112005001488.6T 2004-06-30 2005-06-08 Tri-Gate Bauelement mit hoher Beweglichkeit und dessen Herstellungsverfahren Expired - Fee Related DE112005001488B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/883,183 2004-06-30
US10/883,183 US7042009B2 (en) 2004-06-30 2004-06-30 High mobility tri-gate devices and methods of fabrication
PCT/US2005/020339 WO2006007350A1 (en) 2004-06-30 2005-06-08 High mobility tri-gate devices and methods of fabrication

Publications (2)

Publication Number Publication Date
DE112005001488T5 true DE112005001488T5 (de) 2007-05-24
DE112005001488B4 DE112005001488B4 (de) 2014-04-24

Family

ID=34972228

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112005001488.6T Expired - Fee Related DE112005001488B4 (de) 2004-06-30 2005-06-08 Tri-Gate Bauelement mit hoher Beweglichkeit und dessen Herstellungsverfahren

Country Status (6)

Country Link
US (2) US7042009B2 (de)
KR (1) KR100874960B1 (de)
CN (1) CN1977387B (de)
DE (1) DE112005001488B4 (de)
TW (1) TWI287263B (de)
WO (1) WO2006007350A1 (de)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
JP2005128419A (ja) * 2003-10-27 2005-05-19 Nec Corp 光導波路構造およびその作製方法
KR100585111B1 (ko) * 2003-11-24 2006-06-01 삼성전자주식회사 게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그제조 방법
KR100585131B1 (ko) * 2004-02-20 2006-06-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7253072B2 (en) * 2004-05-13 2007-08-07 Texas Instruments Incorporated Implant optimization scheme
JP2006019578A (ja) * 2004-07-02 2006-01-19 Toshiba Corp 半導体装置及びその製造方法
US20060044690A1 (en) * 2004-08-31 2006-03-02 Buchan Nicholas I Method and apparatus for manufacturing silicon sliders with reduced susceptibility to fractures
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US20070063279A1 (en) * 2005-09-16 2007-03-22 Tolchinsky Peter G Insulation layer for silicon-on-insulator wafer
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7670928B2 (en) * 2006-06-14 2010-03-02 Intel Corporation Ultra-thin oxide bonding for S1 to S1 dual orientation bonding
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) * 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7692254B2 (en) * 2007-07-16 2010-04-06 International Business Machines Corporation Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure
US7851865B2 (en) * 2007-10-17 2010-12-14 International Business Machines Corporation Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure
TWI463655B (zh) * 2007-07-16 2014-12-01 Ibm 具有合併式源汲極的鰭式場效電晶體結構及形成該結構的方法
US7687859B2 (en) 2007-09-07 2010-03-30 Infineon Technologies Ag Electronic circuit and method of manufacturing an electronic circuit
US7629643B2 (en) * 2007-11-30 2009-12-08 Intel Corporation Independent n-tips for multi-gate transistors
US7763943B2 (en) * 2007-12-26 2010-07-27 Intel Corporation Reducing external resistance of a multi-gate device by incorporation of a partial metallic fin
US8030163B2 (en) * 2007-12-26 2011-10-04 Intel Corporation Reducing external resistance of a multi-gate device using spacer processing techniques
US20090206404A1 (en) * 2008-02-15 2009-08-20 Ravi Pillarisetty Reducing external resistance of a multi-gate device by silicidation
US8278687B2 (en) * 2008-03-28 2012-10-02 Intel Corporation Semiconductor heterostructures to reduce short channel effects
US8129749B2 (en) * 2008-03-28 2012-03-06 Intel Corporation Double quantum well structures for transistors
US7800166B2 (en) * 2008-05-30 2010-09-21 Intel Corporation Recessed channel array transistor (RCAT) structures and method of formation
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
DE102008030853B4 (de) * 2008-06-30 2014-04-30 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Dreidimensionaler Transistor mit einer Doppelkanal-Konfiguration
CN101853882B (zh) * 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US8816391B2 (en) * 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
US8455860B2 (en) 2009-04-30 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing source/drain resistance of III-V based transistors
US9768305B2 (en) * 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8617976B2 (en) 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
US20120132922A1 (en) * 2009-07-08 2012-05-31 Soitec Composite substrate with crystalline seed layer and carrier layer with a coincident cleavage plane
US8440998B2 (en) 2009-12-21 2013-05-14 Intel Corporation Increasing carrier injection velocity for integrated circuit devices
US8633470B2 (en) * 2009-12-23 2014-01-21 Intel Corporation Techniques and configurations to impart strain to integrated circuit devices
US8349692B2 (en) * 2011-03-08 2013-01-08 Globalfoundries Singapore Pte. Ltd. Channel surface technique for fabrication of FinFET devices
US9559160B2 (en) * 2011-12-23 2017-01-31 Intel Corporation Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition
CN103367153B (zh) * 2012-03-31 2015-11-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN103378152B (zh) * 2012-04-24 2016-02-17 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
KR101289666B1 (ko) 2012-08-13 2013-07-26 한국과학기술원 벌크형 나노구조 트랜지스터 및 이의 제조방법
TWI524825B (zh) 2012-10-29 2016-03-01 財團法人工業技術研究院 碳材導電膜的轉印方法
US9991343B2 (en) * 2015-02-26 2018-06-05 Taiwan Semiconductor Manufacturing Company Ltd. LDD-free semiconductor structure and manufacturing method of the same
US10529414B2 (en) * 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell having SiGe PMOS fin lines

Family Cites Families (449)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3387820A (en) 1965-05-24 1968-06-11 Continental Aviat & Engineerin Turbine engine construction
US4231149A (en) 1978-10-10 1980-11-04 Texas Instruments Incorporated Narrow band-gap semiconductor CCD imaging device and method of fabrication
GB2156149A (en) 1984-03-14 1985-10-02 Philips Electronic Associated Dielectrically-isolated integrated circuit manufacture
US4487652A (en) 1984-03-30 1984-12-11 Motorola, Inc. Slope etch of polyimide
US4711701A (en) 1986-09-16 1987-12-08 Texas Instruments Incorporated Self-aligned transistor method
US5514885A (en) 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
US4818715A (en) 1987-07-09 1989-04-04 Industrial Technology Research Institute Method of fabricating a LDDFET with self-aligned silicide
US4907048A (en) 1987-11-23 1990-03-06 Xerox Corporation Double implanted LDD transistor self-aligned with gate
US4905063A (en) 1988-06-21 1990-02-27 American Telephone And Telegraph Company, At&T Bell Laboratories Floating gate memories
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
KR910010043B1 (ko) 1988-07-28 1991-12-10 한국전기통신공사 스페이서를 이용한 미세선폭 형성방법
US4994873A (en) 1988-10-17 1991-02-19 Motorola, Inc. Local interconnect for stacked polysilicon device
US5346834A (en) 1988-11-21 1994-09-13 Hitachi, Ltd. Method for manufacturing a semiconductor device and a semiconductor memory device
US4906589A (en) * 1989-02-06 1990-03-06 Industrial Technology Research Institute Inverse-T LDDFET with self-aligned silicide
US5278012A (en) 1989-03-29 1994-01-11 Hitachi, Ltd. Method for producing thin film multilayer substrate, and method and apparatus for detecting circuit conductor pattern of the substrate
JPH02302044A (ja) 1989-05-16 1990-12-14 Fujitsu Ltd 半導体装置の製造方法
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
KR930003790B1 (ko) * 1990-07-02 1993-05-10 삼성전자 주식회사 반도체 장치의 캐패시터용 유전체
US5278102A (en) 1990-08-18 1994-01-11 Fujitsu Limited SOI device and a fabrication process thereof
JP3061406B2 (ja) 1990-09-28 2000-07-10 株式会社東芝 半導体装置
JP3202223B2 (ja) 1990-11-27 2001-08-27 日本電気株式会社 トランジスタの製造方法
US5218213A (en) 1991-02-22 1993-06-08 Harris Corporation SOI wafer with sige
US5521859A (en) * 1991-03-20 1996-05-28 Fujitsu Limited Semiconductor memory device having thin film transistor and method of producing the same
DE69213539T2 (de) 1991-04-26 1997-02-20 Canon Kk Halbleitervorrichtung mit verbessertem isoliertem Gate-Transistor
JPH05152293A (ja) 1991-04-30 1993-06-18 Sgs Thomson Microelectron Inc 段差付き壁相互接続体及びゲートの製造方法
US5346836A (en) 1991-06-06 1994-09-13 Micron Technology, Inc. Process for forming low resistance contacts between silicide areas and upper level polysilicon interconnects
US5292670A (en) 1991-06-10 1994-03-08 Texas Instruments Incorporated Sidewall doping technique for SOI transistors
US5179037A (en) 1991-12-24 1993-01-12 Texas Instruments Incorporated Integration of lateral and vertical quantum well transistors in the same epitaxial stack
US5391506A (en) * 1992-01-31 1995-02-21 Kawasaki Steel Corporation Manufacturing method for semiconductor devices with source/drain formed in substrate projection.
JPH05243572A (ja) 1992-02-27 1993-09-21 Fujitsu Ltd 半導体装置
US5405454A (en) * 1992-03-19 1995-04-11 Matsushita Electric Industrial Co., Ltd. Electrically insulated silicon structure and producing method therefor
JP2572003B2 (ja) * 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法
JPH0793441B2 (ja) 1992-04-24 1995-10-09 ヒュンダイ エレクトロニクス インダストリーズ カンパニー リミテッド 薄膜トランジスタ及びその製造方法
KR960002088B1 (ko) 1993-02-17 1996-02-10 삼성전자주식회사 에스오아이(SOI : silicon on insulator) 구조의 반도체 장치 제조방법
US5357119A (en) 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
JPH06310547A (ja) 1993-02-25 1994-11-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
EP0623963A1 (de) 1993-05-06 1994-11-09 Siemens Aktiengesellschaft MOSFET auf SOI-Substrat
US5739544A (en) * 1993-05-26 1998-04-14 Matsushita Electric Industrial Co., Ltd. Quantization functional device utilizing a resonance tunneling effect and method for producing the same
GB2282736B (en) 1993-05-28 1996-12-11 Nec Corp Radio base station for a mobile communications system
US6730549B1 (en) * 1993-06-25 2004-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for its preparation
JP3778581B2 (ja) 1993-07-05 2006-05-24 三菱電機株式会社 半導体装置およびその製造方法
JP3460863B2 (ja) 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
US5479033A (en) 1994-05-27 1995-12-26 Sandia Corporation Complementary junction heterostructure field-effect transistor
JP3317582B2 (ja) 1994-06-01 2002-08-26 菱電セミコンダクタシステムエンジニアリング株式会社 微細パターンの形成方法
JP3361922B2 (ja) 1994-09-13 2003-01-07 株式会社東芝 半導体装置
JP3378414B2 (ja) 1994-09-14 2003-02-17 株式会社東芝 半導体装置
JPH08153880A (ja) 1994-09-29 1996-06-11 Toshiba Corp 半導体装置及びその製造方法
US5602049A (en) 1994-10-04 1997-02-11 United Microelectronics Corporation Method of fabricating a buried structure SRAM cell
JPH08125152A (ja) * 1994-10-28 1996-05-17 Canon Inc 半導体装置、それを用いた相関演算装置、ａｄ変換器、ｄａ変換器、信号処理システム
US5728594A (en) 1994-11-02 1998-03-17 Texas Instruments Incorporated Method of making a multiple transistor integrated circuit with thick copper interconnect
US5576227A (en) 1994-11-02 1996-11-19 United Microelectronics Corp. Process for fabricating a recessed gate MOS device
JP3078720B2 (ja) 1994-11-02 2000-08-21 三菱電機株式会社 半導体装置およびその製造方法
GB2295488B (en) * 1994-11-24 1996-11-20 Toshiba Cambridge Res Center Semiconductor device
US5716879A (en) 1994-12-15 1998-02-10 Goldstar Electron Company, Ltd. Method of making a thin film transistor
US5539229A (en) 1994-12-28 1996-07-23 International Business Machines Corporation MOSFET with raised STI isolation self-aligned to the gate stack
JPH08204191A (ja) * 1995-01-20 1996-08-09 Sony Corp 電界効果トランジスタ及びその製造方法
US5665203A (en) 1995-04-28 1997-09-09 International Business Machines Corporation Silicon etching method
JP3303601B2 (ja) 1995-05-19 2002-07-22 日産自動車株式会社 溝型半導体装置
KR0165398B1 (ko) * 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
US5658806A (en) 1995-10-26 1997-08-19 National Science Council Method for fabricating thin-film transistor with bottom-gate or dual-gate configuration
US5814895A (en) * 1995-12-22 1998-09-29 Sony Corporation Static random access memory having transistor elements formed on side walls of a trench in a semiconductor substrate
KR100205442B1 (ko) 1995-12-26 1999-07-01 구본준 박막트랜지스터 및 그의 제조방법
US5595919A (en) 1996-02-20 1997-01-21 Chartered Semiconductor Manufacturing Pte Ltd. Method of making self-aligned halo process for reducing junction capacitance
DE19607209A1 (de) 1996-02-26 1997-08-28 Gregor Kohlruss Reinigungsvorrichtung zum Reinigen von flächigen Gegenständen
JPH09293793A (ja) * 1996-04-26 1997-11-11 Mitsubishi Electric Corp 薄膜トランジスタを有する半導体装置およびその製造方法
US5793088A (en) 1996-06-18 1998-08-11 Integrated Device Technology, Inc. Structure for controlling threshold voltage of MOSFET
JP3710880B2 (ja) 1996-06-28 2005-10-26 株式会社東芝 不揮発性半導体記憶装置
TW548686B (en) 1996-07-11 2003-08-21 Semiconductor Energy Lab CMOS semiconductor device and apparatus using the same
US5817560A (en) * 1996-09-12 1998-10-06 Advanced Micro Devices, Inc. Ultra short trench transistors and process for making same
US6399970B2 (en) 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
US6063677A (en) 1996-10-28 2000-05-16 Texas Instruments Incorporated Method of forming a MOSFET using a disposable gate and raised source and drain
US6063675A (en) 1996-10-28 2000-05-16 Texas Instruments Incorporated Method of forming a MOSFET using a disposable gate with a sidewall dielectric
US6163053A (en) 1996-11-06 2000-12-19 Ricoh Company, Ltd. Semiconductor device having opposite-polarity region under channel
US5827769A (en) 1996-11-20 1998-10-27 Intel Corporation Method for fabricating a transistor with increased hot carrier resistance by nitridizing and annealing the sidewall oxide of the gate electrode
JPH10150185A (ja) 1996-11-20 1998-06-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5773331A (en) 1996-12-17 1998-06-30 International Business Machines Corporation Method for making single and double gate field effect transistors with sidewall source-drain contacts
US5908313A (en) 1996-12-31 1999-06-01 Intel Corporation Method of forming a transistor
JP4086926B2 (ja) 1997-01-29 2008-05-14 富士通株式会社 半導体装置及びその製造方法
JPH118390A (ja) 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6251763B1 (en) 1997-06-30 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US6054355A (en) 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
TW406315B (en) * 1997-06-30 2000-09-21 Siemens Ag Closed transistor with small W/L ratios
JPH1140811A (ja) 1997-07-22 1999-02-12 Hitachi Ltd 半導体装置およびその製造方法
US5952701A (en) 1997-08-18 1999-09-14 National Semiconductor Corporation Design and fabrication of semiconductor structure having complementary channel-junction insulated-gate field-effect transistors whose gate electrodes have work functions close to mid-gap semiconductor value
US5776821A (en) 1997-08-22 1998-07-07 Vlsi Technology, Inc. Method for forming a reduced width gate electrode
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US5976767A (en) 1997-10-09 1999-11-02 Micron Technology, Inc. Ammonium hydroxide etch of photoresist masked silicon
US5963817A (en) 1997-10-16 1999-10-05 International Business Machines Corporation Bulk and strained silicon on insulator using local selective oxidation
US5856225A (en) 1997-11-24 1999-01-05 Chartered Semiconductor Manufacturing Ltd Creation of a self-aligned, ion implanted channel region, after source and drain formation
US6120846A (en) 1997-12-23 2000-09-19 Advanced Technology Materials, Inc. Method for the selective deposition of bismuth based ferroelectric thin films by chemical vapor deposition
US5888309A (en) * 1997-12-29 1999-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral etch inhibited multiple for forming a via through a microelectronics layer susceptible to etching within a fluorine containing plasma followed by an oxygen containing plasma
US6117741A (en) 1998-01-09 2000-09-12 Texas Instruments Incorporated Method of forming a transistor having an improved sidewall gate structure
US6351040B1 (en) 1998-01-22 2002-02-26 Micron Technology, Inc. Method and apparatus for implementing selected functionality on an integrated circuit device
US6294416B1 (en) 1998-01-23 2001-09-25 Texas Instruments-Acer Incorporated Method of fabricating CMOS transistors with self-aligned planarization twin-well by using fewer mask counts
US6307235B1 (en) 1998-03-30 2001-10-23 Micron Technology, Inc. Another technique for gated lateral bipolar transistors
US6097065A (en) 1998-03-30 2000-08-01 Micron Technology, Inc. Circuits and methods for dual-gated transistors
US6087208A (en) 1998-03-31 2000-07-11 Advanced Micro Devices, Inc. Method for increasing gate capacitance by using both high and low dielectric gate material
US6215190B1 (en) * 1998-05-12 2001-04-10 International Business Machines Corporation Borderless contact to diffusion with respect to gate conductor and methods for fabricating
US6232641B1 (en) 1998-05-29 2001-05-15 Kabushiki Kaisha Toshiba Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor
US6114201A (en) 1998-06-01 2000-09-05 Texas Instruments-Acer Incorporated Method of manufacturing a multiple fin-shaped capacitor for high density DRAMs
US20010040907A1 (en) 1998-06-12 2001-11-15 Utpal Kumar Chakrabarti Optical device including carbon-doped contact layers
US6165880A (en) 1998-06-15 2000-12-26 Taiwan Semiconductor Manufacturing Company Double spacer technology for making self-aligned contacts (SAC) on semiconductor integrated circuits
US6130123A (en) 1998-06-30 2000-10-10 Intel Corporation Method for making a complementary metal gate electrode technology
JP3167296B2 (ja) * 1998-07-31 2001-05-21 日本特殊陶業株式会社 樹脂製配線基板
US6696366B1 (en) 1998-08-17 2004-02-24 Lam Research Corporation Technique for etching a low capacitance dielectric layer
JP2000156502A (ja) 1998-09-21 2000-06-06 Texas Instr Inc <Ti> 集積回路及び方法
US6262456B1 (en) 1998-11-06 2001-07-17 Advanced Micro Devices, Inc. Integrated circuit having transistors with different threshold voltages
US6114206A (en) 1998-11-06 2000-09-05 Advanced Micro Devices, Inc. Multiple threshold voltage transistor implemented by a damascene process
US5985726A (en) 1998-11-06 1999-11-16 Advanced Micro Devices, Inc. Damascene process for forming ultra-shallow source/drain extensions and pocket in ULSI MOSFET
US6153485A (en) 1998-11-09 2000-11-28 Chartered Semiconductor Manufacturing Ltd. Salicide formation on narrow poly lines by pulling back of spacer
US6200865B1 (en) 1998-12-04 2001-03-13 Advanced Micro Devices, Inc. Use of sacrificial dielectric structure to form semiconductor device with a self-aligned threshold adjust and overlying low-resistance gate
US6362111B1 (en) 1998-12-09 2002-03-26 Texas Instruments Incorporated Tunable gate linewidth reduction process
TW406312B (en) 1998-12-18 2000-09-21 United Microelectronics Corp The method of etching doped poly-silicon
TW449919B (en) 1998-12-18 2001-08-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
US6380558B1 (en) 1998-12-29 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6150222A (en) 1999-01-07 2000-11-21 Advanced Micro Devices, Inc. Method of making a high performance transistor with elevated spacer formation and self-aligned channel regions
FR2788629B1 (fr) 1999-01-15 2003-06-20 Commissariat Energie Atomique Transistor mis et procede de fabrication d'un tel transistor sur un substrat semiconducteur
US6174820B1 (en) 1999-02-16 2001-01-16 Sandia Corporation Use of silicon oxynitride as a sacrificial material for microelectromechanical devices
JP2000243854A (ja) 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
EP1082855A1 (de) 1999-03-26 2001-03-14 Koninklijke Philips Electronics N.V. Videokodierungsverfahren und entsprechender videocodierer
US6093621A (en) 1999-04-05 2000-07-25 Vanguard International Semiconductor Corp. Method of forming shallow trench isolation
US7045468B2 (en) 1999-04-09 2006-05-16 Intel Corporation Isolated junction structure and method of manufacture
US6459123B1 (en) 1999-04-30 2002-10-01 Infineon Technologies Richmond, Lp Double gated transistor
DE60001601T2 (de) 1999-06-18 2003-12-18 Lucent Technologies Inc Fertigungsverfahren zur Herstellung eines CMOS integrieten Schaltkreises mit vertikalen Transistoren
JP2001015704A (ja) 1999-06-29 2001-01-19 Hitachi Ltd 半導体集積回路
US6218309B1 (en) 1999-06-30 2001-04-17 Lam Research Corporation Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
US6501131B1 (en) 1999-07-22 2002-12-31 International Business Machines Corporation Transistors having independently adjustable parameters
TW432594B (en) 1999-07-31 2001-05-01 Taiwan Semiconductor Mfg Manufacturing method for shallow trench isolation
US6259135B1 (en) 1999-09-24 2001-07-10 International Business Machines Corporation MOS transistors structure for reducing the size of pitch limited circuits
FR2799305B1 (fr) 1999-10-05 2004-06-18 St Microelectronics Sa Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu
EP1091413A3 (de) 1999-10-06 2005-01-12 Lsi Logic Corporation Vollständig verarmter und invertierter CMOSFET mit vertikalem Kanal und dualem Gate
US6159808A (en) 1999-11-12 2000-12-12 United Semiconductor Corp. Method of forming self-aligned DRAM cell
AU3970401A (en) 1999-11-29 2001-06-04 Trustees Of The University Of Pennsylvania, The Fabrication of nanometer size gaps on an electrode
US6150670A (en) 1999-11-30 2000-11-21 International Business Machines Corporation Process for fabricating a uniform gate oxide of a vertical transistor
US6541829B2 (en) 1999-12-03 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6252284B1 (en) * 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
KR100311049B1 (ko) 1999-12-13 2001-10-12 윤종용 불휘발성 반도체 메모리장치 및 그의 제조방법
US6303479B1 (en) * 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
JP4923318B2 (ja) 1999-12-17 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP4194237B2 (ja) 1999-12-28 2008-12-10 株式会社リコー 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路
US7391087B2 (en) 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
JP3613113B2 (ja) 2000-01-21 2005-01-26 日本電気株式会社 半導体装置およびその製造方法
US6319807B1 (en) 2000-02-07 2001-11-20 United Microelectronics Corp. Method for forming a semiconductor device by using reverse-offset spacer process
KR20020001839A (ko) * 2000-02-23 2002-01-09 와다 다다시 웨이퍼 외주 챔퍼부의 연마방법 및 연마장치
US6483156B1 (en) 2000-03-16 2002-11-19 International Business Machines Corporation Double planar gated SOI MOSFET structure
FR2806832B1 (fr) * 2000-03-22 2002-10-25 Commissariat Energie Atomique Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor
JP3906005B2 (ja) 2000-03-27 2007-04-18 株式会社東芝 半導体装置の製造方法
KR100332834B1 (ko) 2000-03-29 2002-04-15 윤덕용 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법
TW466606B (en) 2000-04-20 2001-12-01 United Microelectronics Corp Manufacturing method for dual metal gate electrode
JP2001338987A (ja) 2000-05-26 2001-12-07 Nec Microsystems Ltd Ｍｏｓトランジスタのシャロートレンチ分離領域の形成方法
FR2810161B1 (fr) 2000-06-09 2005-03-11 Commissariat Energie Atomique Memoire electronique a architecture damascene et procede de realisation d'une telle memoire
US6526996B1 (en) 2000-06-12 2003-03-04 Promos Technologies, Inc. Dry clean method instead of traditional wet clean after metal etch
US6391782B1 (en) * 2000-06-20 2002-05-21 Advanced Micro Devices, Inc. Process for forming multiple active lines and gate-all-around MOSFET
KR100360476B1 (ko) 2000-06-27 2002-11-08 삼성전자 주식회사 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법
KR100545706B1 (ko) 2000-06-28 2006-01-24 주식회사 하이닉스반도체 반도체 소자 제조방법
EP1299914B1 (de) 2000-07-04 2008-04-02 Qimonda AG Feldeffekttransistor
US6515339B2 (en) 2000-07-18 2003-02-04 Lg Electronics Inc. Method of horizontally growing carbon nanotubes and field effect transistor using the carbon nanotubes grown by the method
US20020011612A1 (en) 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2002047034A (ja) * 2000-07-31 2002-02-12 Shinetsu Quartz Prod Co Ltd プラズマを利用したプロセス装置用の石英ガラス治具
US6403981B1 (en) 2000-08-07 2002-06-11 Advanced Micro Devices, Inc. Double gate transistor having a silicon/germanium channel region
KR100338778B1 (ko) 2000-08-21 2002-05-31 윤종용 선택적 실리사이드 공정을 이용한 모스 트랜지스터의제조방법
US6358800B1 (en) 2000-09-18 2002-03-19 Vanguard International Semiconductor Corporation Method of forming a MOSFET with a recessed-gate having a channel length beyond photolithography limit
US6387820B1 (en) 2000-09-19 2002-05-14 Advanced Micro Devices, Inc. BC13/AR chemistry for metal overetching on a high density plasma etcher
JP2002100762A (ja) 2000-09-22 2002-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4044276B2 (ja) 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6562665B1 (en) 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
US7163864B1 (en) 2000-10-18 2007-01-16 International Business Machines Corporation Method of fabricating semiconductor side wall fin
US6645840B2 (en) 2000-10-19 2003-11-11 Texas Instruments Incorporated Multi-layered polysilicon process
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6770390B2 (en) * 2000-11-13 2004-08-03 Air Products And Chemicals, Inc. Carbon monoxide/water removal from fuel cell feed gas
US6716684B1 (en) 2000-11-13 2004-04-06 Advanced Micro Devices, Inc. Method of making a self-aligned triple gate silicon-on-insulator device
US6396108B1 (en) * 2000-11-13 2002-05-28 Advanced Micro Devices, Inc. Self-aligned double gate silicon-on-insulator (SOI) device
US6472258B1 (en) 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6479866B1 (en) 2000-11-14 2002-11-12 Advanced Micro Devices, Inc. SOI device with self-aligned selective damage implant, and method
JP2002198441A (ja) 2000-11-16 2002-07-12 Hynix Semiconductor Inc 半導体素子のデュアル金属ゲート形成方法
KR100767950B1 (ko) 2000-11-22 2007-10-18 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
US6552401B1 (en) 2000-11-27 2003-04-22 Micron Technology Use of gate electrode workfunction to improve DRAM refresh
US20020100942A1 (en) 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6921947B2 (en) 2000-12-15 2005-07-26 Renesas Technology Corp. Semiconductor device having recessed isolation insulation film
US6413877B1 (en) * 2000-12-22 2002-07-02 Lam Research Corporation Method of preventing damage to organo-silicate-glass materials during resist stripping
JP2002198368A (ja) 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法
US6537901B2 (en) 2000-12-29 2003-03-25 Hynix Semiconductor Inc. Method of manufacturing a transistor in a semiconductor device
TW561530B (en) 2001-01-03 2003-11-11 Macronix Int Co Ltd Process for fabricating CMOS transistor of IC devices employing double spacers for preventing short-channel effect
US6975014B1 (en) 2001-01-09 2005-12-13 Advanced Micro Devices, Inc. Method for making an ultra thin FDSOI device with improved short-channel performance
US6359311B1 (en) * 2001-01-17 2002-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Quasi-surrounding gate and a method of fabricating a silicon-on-insulator semiconductor device with the same
US6403434B1 (en) 2001-02-09 2002-06-11 Advanced Micro Devices, Inc. Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric
US6475890B1 (en) 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
JP2002246310A (ja) 2001-02-14 2002-08-30 Sony Corp 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
US6410371B1 (en) 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
FR2822293B1 (fr) * 2001-03-13 2007-03-23 Nat Inst Of Advanced Ind Scien Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier
TW582071B (en) 2001-03-20 2004-04-01 Macronix Int Co Ltd Method for etching metal in a semiconductor
JP3940565B2 (ja) 2001-03-29 2007-07-04 株式会社東芝 半導体装置及びその製造方法
JP2002298051A (ja) 2001-03-30 2002-10-11 Mizuho Bank Ltd ポイント交換サービス・システム
US6458662B1 (en) 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
KR100414217B1 (ko) 2001-04-12 2004-01-07 삼성전자주식회사 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법
US6645861B2 (en) 2001-04-18 2003-11-11 International Business Machines Corporation Self-aligned silicide process for silicon sidewall source and drain contacts
US6787402B1 (en) * 2001-04-27 2004-09-07 Advanced Micro Devices, Inc. Double-gate vertical MOSFET transistor and fabrication method
US6902947B2 (en) 2001-05-07 2005-06-07 Applied Materials, Inc. Integrated method for release and passivation of MEMS structures
SG112804A1 (en) 2001-05-10 2005-07-28 Inst Of Microelectronics Sloped trench etching process
KR100363332B1 (en) 2001-05-23 2002-12-05 Samsung Electronics Co Ltd Method for forming semiconductor device having gate all-around type transistor
US6635923B2 (en) 2001-05-24 2003-10-21 International Business Machines Corporation Damascene double-gate MOSFET with vertical channel regions
US6506692B2 (en) 2001-05-30 2003-01-14 Intel Corporation Method of making a semiconductor device using a silicon carbide hard mask
US6593625B2 (en) 2001-06-12 2003-07-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US6737333B2 (en) 2001-07-03 2004-05-18 Texas Instruments Incorporated Semiconductor device isolation structure and method of forming
JP2003017508A (ja) 2001-07-05 2003-01-17 Nec Corp 電界効果トランジスタ
US6534807B2 (en) 2001-08-13 2003-03-18 International Business Machines Corporation Local interconnect junction on insulator (JOI) structure
US6501141B1 (en) 2001-08-13 2002-12-31 Taiwan Semiconductor Manufacturing Company, Ltd Self-aligned contact with improved isolation and method for forming
US6764965B2 (en) 2001-08-17 2004-07-20 United Microelectronics Corp. Method for improving the coating capability of low-k dielectric layer
JP2003100902A (ja) 2001-09-21 2003-04-04 Mitsubishi Electric Corp 半導体装置の製造方法
FR2830123A1 (fr) 2001-09-26 2003-03-28 St Microelectronics Sa Peripherie haute tension
US6689650B2 (en) * 2001-09-27 2004-02-10 International Business Machines Corporation Fin field effect transistor with self-aligned gate
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US20030085194A1 (en) * 2001-11-07 2003-05-08 Hopkins Dean A. Method for fabricating close spaced mirror arrays
KR100398874B1 (ko) 2001-11-21 2003-09-19 삼성전자주식회사 티자형의 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법
US7385262B2 (en) * 2001-11-27 2008-06-10 The Board Of Trustees Of The Leland Stanford Junior University Band-structure modulation of nano-structures in an electric field
US6657259B2 (en) 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6967351B2 (en) 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US6610576B2 (en) * 2001-12-13 2003-08-26 International Business Machines Corporation Method for forming asymmetric dual gate transistor
JP4265882B2 (ja) * 2001-12-13 2009-05-20 忠弘 大見 相補型ｍｉｓ装置
US6555879B1 (en) 2002-01-11 2003-04-29 Advanced Micro Devices, Inc. SOI device with metal source/drain and method of fabrication
US6722946B2 (en) 2002-01-17 2004-04-20 Nutool, Inc. Advanced chemical mechanical polishing system with smart endpoint detection
US6583469B1 (en) * 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
KR100442089B1 (ko) 2002-01-29 2004-07-27 삼성전자주식회사 노치된 게이트 전극을 갖는 모스 트랜지스터의 제조방법
KR100458288B1 (ko) 2002-01-30 2004-11-26 한국과학기술원 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법
DE10203998A1 (de) 2002-02-01 2003-08-21 Infineon Technologies Ag Verfahren zum Herstellen einer zackenförmigen Struktur, Verfahren zum Herstellen eines Transistors, Verfahren zum Herstellen eines Floating Gate-Transistors, Transistor, Floating Gate-Transistor und Speicher-Anordnung
TW543150B (en) * 2002-02-05 2003-07-21 Taiwan Semiconductor Mfg Structure of bonded wafer
US6784071B2 (en) * 2003-01-31 2004-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded SOI wafer with <100> device layer and <110> substrate for performance improvement
US20030151077A1 (en) * 2002-02-13 2003-08-14 Leo Mathew Method of forming a vertical double gate semiconductor device and structure thereof
JP3782021B2 (ja) 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
US6660598B2 (en) 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
JP4370104B2 (ja) 2002-03-05 2009-11-25 シャープ株式会社 半導体記憶装置
US6639827B2 (en) 2002-03-12 2003-10-28 Intel Corporation Low standby power using shadow storage
US6635909B2 (en) 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US6605498B1 (en) 2002-03-29 2003-08-12 Intel Corporation Semiconductor transistor having a backfilled channel material
US6784076B2 (en) 2002-04-08 2004-08-31 Micron Technology, Inc. Process for making a silicon-on-insulator ledge by implanting ions from silicon source
FR2838238B1 (fr) 2002-04-08 2005-04-15 St Microelectronics Sa Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant
US6762469B2 (en) 2002-04-19 2004-07-13 International Business Machines Corporation High performance CMOS device structure with mid-gap metal gate
US6713396B2 (en) * 2002-04-29 2004-03-30 Hewlett-Packard Development Company, L.P. Method of fabricating high density sub-lithographic features on a substrate
US6537885B1 (en) 2002-05-09 2003-03-25 Infineon Technologies Ag Transistor and method of manufacturing a transistor having a shallow junction formation using a two step EPI layer
KR100471933B1 (ko) * 2002-05-20 2005-03-08 한국과학기술연구원 고 품질계수를 갖는 마이크로파 유전체 세라믹 조성물
US6642090B1 (en) 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6680240B1 (en) 2002-06-25 2004-01-20 Advanced Micro Devices, Inc. Silicon-on-insulator device with strained device film and method for making the same with partial replacement of isolation oxide
US7105891B2 (en) 2002-07-15 2006-09-12 Texas Instruments Incorporated Gate structure and method
US6974729B2 (en) 2002-07-16 2005-12-13 Interuniversitair Microelektronica Centrum (Imec) Integrated semiconductor fin device and a method for manufacturing such device
DE10232804A1 (de) 2002-07-19 2004-02-12 Piv Drives Gmbh Landmaschine mit stufenlosem Kegelscheibengetriebe
KR100477543B1 (ko) 2002-07-26 2005-03-18 동부아남반도체 주식회사 단채널 트랜지스터 형성방법
US6919238B2 (en) 2002-07-29 2005-07-19 Intel Corporation Silicon on insulator (SOI) transistor and methods of fabrication
US6921702B2 (en) 2002-07-30 2005-07-26 Micron Technology Inc. Atomic layer deposited nanolaminates of HfO2/ZrO2 films as gate dielectrics
EP1387395B1 (de) 2002-07-31 2016-11-23 Micron Technology, Inc. Verfahren zur Herstellung von integrierten Halbleiterschaltungsstrukturen
JP2004071996A (ja) 2002-08-09 2004-03-04 Hitachi Ltd 半導体集積回路装置の製造方法
US6891234B1 (en) 2004-01-07 2005-05-10 Acorn Technologies, Inc. Transistor with workfunction-induced charge layer
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US6984585B2 (en) 2002-08-12 2006-01-10 Applied Materials Inc Method for removal of residue from a magneto-resistive random access memory (MRAM) film stack using a sacrificial mask layer
JP3865233B2 (ja) 2002-08-19 2007-01-10 富士通株式会社 Ｃｍｏｓ集積回路装置
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7163851B2 (en) * 2002-08-26 2007-01-16 International Business Machines Corporation Concurrent Fin-FET and thick-body device fabrication
JP5179692B2 (ja) 2002-08-30 2013-04-10 富士通セミコンダクター株式会社 半導体記憶装置及びその製造方法
US6770516B2 (en) 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate
JP3651802B2 (ja) 2002-09-12 2005-05-25 株式会社東芝 半導体装置の製造方法
US6794313B1 (en) * 2002-09-20 2004-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Oxidation process to improve polysilicon sidewall roughness
JP3556651B2 (ja) 2002-09-27 2004-08-18 沖電気工業株式会社 半導体装置の製造方法
US6800910B2 (en) 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
KR100481209B1 (ko) 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置
US6833588B2 (en) 2002-10-22 2004-12-21 Advanced Micro Devices, Inc. Semiconductor device having a U-shaped gate structure
US8222680B2 (en) 2002-10-22 2012-07-17 Advanced Micro Devices, Inc. Double and triple gate MOSFET devices and methods for making same
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6706581B1 (en) 2002-10-29 2004-03-16 Taiwan Semiconductor Manufacturing Company Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices
US6611029B1 (en) 2002-11-08 2003-08-26 Advanced Micro Devices, Inc. Double gate semiconductor device having separate gates
US6787439B2 (en) 2002-11-08 2004-09-07 Advanced Micro Devices, Inc. Method using planarizing gate material to improve gate critical dimension in semiconductor devices
US6709982B1 (en) 2002-11-26 2004-03-23 Advanced Micro Devices, Inc. Double spacer FinFET formation
US6864519B2 (en) 2002-11-26 2005-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS SRAM cell configured using multiple-gate transistors
US6855990B2 (en) * 2002-11-26 2005-02-15 Taiwan Semiconductor Manufacturing Co., Ltd Strained-channel multiple-gate transistor
US6825506B2 (en) 2002-11-27 2004-11-30 Intel Corporation Field effect transistor and method of fabrication
US6821834B2 (en) 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
US7728360B2 (en) 2002-12-06 2010-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-gate transistor structure
US7214991B2 (en) 2002-12-06 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS inverters configured using multiple-gate transistors
KR100487922B1 (ko) 2002-12-06 2005-05-06 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
US6645797B1 (en) 2002-12-06 2003-11-11 Advanced Micro Devices, Inc. Method for forming fins in a FinFET device using sacrificial carbon layer
US6686231B1 (en) 2002-12-06 2004-02-03 Advanced Micro Devices, Inc. Damascene gate process with sacrificial oxide in semiconductor devices
US6869868B2 (en) 2002-12-13 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a MOSFET device with metal containing gate structures
US6867425B2 (en) 2002-12-13 2005-03-15 Intel Corporation Lateral phase change memory and method therefor
WO2004059703A1 (en) 2002-12-19 2004-07-15 International Business Machines Corporation Finfet sram cell using inverted finfet thin film transistors
US6794718B2 (en) 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
EP1581968B1 (de) 2002-12-20 2010-05-12 International Business Machines Corporation Integrierte anitfuse-struktur für finfet- und cmos-vorrichtungen
US6780694B2 (en) 2003-01-08 2004-08-24 International Business Machines Corporation MOS transistor
US6803631B2 (en) * 2003-01-23 2004-10-12 Advanced Micro Devices, Inc. Strained channel finfet
US6762483B1 (en) * 2003-01-23 2004-07-13 Advanced Micro Devices, Inc. Narrow fin FinFET
US7259425B2 (en) 2003-01-23 2007-08-21 Advanced Micro Devices, Inc. Tri-gate and gate around MOSFET devices and methods for making same
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
KR100543472B1 (ko) 2004-02-11 2006-01-20 삼성전자주식회사 소오스/드레인 영역에 디플리션 방지막을 구비하는 반도체소자 및 그 형성 방법
WO2004073044A2 (en) 2003-02-13 2004-08-26 Massachusetts Institute Of Technology Finfet device and method to make same
US6855606B2 (en) * 2003-02-20 2005-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-rod devices
US7105894B2 (en) 2003-02-27 2006-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts to semiconductor fin devices
KR100499159B1 (ko) 2003-02-28 2005-07-01 삼성전자주식회사 리세스 채널을 갖는 반도체장치 및 그 제조방법
US6921913B2 (en) 2003-03-04 2005-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel transistor structure with lattice-mismatched zone
US6828628B2 (en) 2003-03-05 2004-12-07 Agere Systems, Inc. Diffused MOS devices with strained silicon portions and methods for forming same
US6800885B1 (en) 2003-03-12 2004-10-05 Advance Micro Devices, Inc. Asymmetrical double gate or all-around gate MOSFET devices and methods for making same
US6787854B1 (en) * 2003-03-12 2004-09-07 Advanced Micro Devices, Inc. Method for forming a fin in a finFET device
US6716690B1 (en) * 2003-03-12 2004-04-06 Advanced Micro Devices, Inc. Uniformly doped source/drain junction in a double-gate MOSFET
TW582099B (en) 2003-03-13 2004-04-01 Ind Tech Res Inst Method of adhering material layer on transparent substrate and method of forming single crystal silicon on transparent substrate
JP4563652B2 (ja) * 2003-03-13 2010-10-13 シャープ株式会社 メモリ機能体および微粒子形成方法並びにメモリ素子、半導体装置および電子機器
US6844238B2 (en) * 2003-03-26 2005-01-18 Taiwan Semiconductor Manufacturing Co., Ltd Multiple-gate transistors with improved gate control
US20040191980A1 (en) * 2003-03-27 2004-09-30 Rafael Rios Multi-corner FET for better immunity from short channel effects
US6790733B1 (en) * 2003-03-28 2004-09-14 International Business Machines Corporation Preserving TEOS hard mask using COR for raised source-drain including removable/disposable spacer
US6764884B1 (en) * 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
US6902962B2 (en) 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
TWI231994B (en) 2003-04-04 2005-05-01 Univ Nat Taiwan Strained Si FinFET
JP4689969B2 (ja) 2003-04-05 2011-06-01 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． Ｉｖａ族およびｖｉａ族化合物の調製
US7442415B2 (en) 2003-04-11 2008-10-28 Sharp Laboratories Of America, Inc. Modulated temperature method of atomic layer deposition (ALD) of high dielectric constant films
JP2004319704A (ja) 2003-04-15 2004-11-11 Seiko Instruments Inc 半導体装置
TW200506093A (en) 2003-04-21 2005-02-16 Aviza Tech Inc System and method for forming multi-component films
WO2004097943A1 (ja) 2003-04-28 2004-11-11 Matsushita Electric Industrial Co., Ltd. 半導体装置とその製造方法
US7074656B2 (en) 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
JP3976703B2 (ja) 2003-04-30 2007-09-19 エルピーダメモリ株式会社 半導体装置の製造方法
US6838322B2 (en) * 2003-05-01 2005-01-04 Freescale Semiconductor, Inc. Method for forming a double-gated semiconductor device
US6909147B2 (en) 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
WO2004107452A1 (ja) 2003-05-30 2004-12-09 Matsushita Electric Industrial Co., Ltd. 半導体装置およびその製造方法
US7812340B2 (en) 2003-06-13 2010-10-12 International Business Machines Corporation Strained-silicon-on-insulator single-and double-gate MOSFET and method for forming the same
US6830998B1 (en) 2003-06-17 2004-12-14 Advanced Micro Devices, Inc. Gate dielectric quality for replacement metal gate transistors
US7045401B2 (en) 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US20040262683A1 (en) 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6960517B2 (en) 2003-06-30 2005-11-01 Intel Corporation N-gate transistor
US6716686B1 (en) 2003-07-08 2004-04-06 Advanced Micro Devices, Inc. Method for forming channels in a finfet device
US7196372B1 (en) 2003-07-08 2007-03-27 Spansion Llc Flash memory device
US6921982B2 (en) * 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
US7013447B2 (en) 2003-07-22 2006-03-14 Freescale Semiconductor, Inc. Method for converting a planar transistor design to a vertical double gate transistor design
KR100487566B1 (ko) * 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
KR100487567B1 (ko) 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
EP1519420A2 (de) 2003-09-25 2005-03-30 Interuniversitaire Microelectronica Centrum vzw ( IMEC) Halbleiterbauelement mit mehrfachem Gate und diesbezügliches Herstellungsverfahren
US6835618B1 (en) 2003-08-05 2004-12-28 Advanced Micro Devices, Inc. Epitaxially grown fin for FinFET
US6787406B1 (en) 2003-08-12 2004-09-07 Advanced Micro Devices, Inc. Systems and methods for forming dense n-channel and p-channel fins using shadow implanting
US7172943B2 (en) * 2003-08-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
KR100496891B1 (ko) 2003-08-14 2005-06-23 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법
US7355253B2 (en) 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
JPWO2005022637A1 (ja) 2003-08-28 2007-11-01 日本電気株式会社 フィン型電界効果トランジスタを有する半導体装置
US6955969B2 (en) 2003-09-03 2005-10-18 Advanced Micro Devices, Inc. Method of growing as a channel region to reduce source/drain junction capacitance
US6998301B1 (en) 2003-09-03 2006-02-14 Advanced Micro Devices, Inc. Method for forming a tri-gate MOSFET
US6877728B2 (en) 2003-09-04 2005-04-12 Lakin Manufacturing Corporation Suspension assembly having multiple torsion members which cooperatively provide suspension to a wheel
JP4439358B2 (ja) 2003-09-05 2010-03-24 株式会社東芝 電界効果トランジスタ及びその製造方法
US7170126B2 (en) 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices
US6970373B2 (en) 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
US6888199B2 (en) 2003-10-07 2005-05-03 International Business Machines Corporation High-density split-gate FinFET
US6855588B1 (en) 2003-10-07 2005-02-15 United Microelectronics Corp. Method of fabricating a double gate MOSFET device
WO2005036651A1 (ja) 2003-10-09 2005-04-21 Nec Corporation 半導体装置及びその製造方法
EP1683193A1 (de) * 2003-10-22 2006-07-26 Spinnaker Semiconductor, Inc. Dynamisches schottky-barrieren-mosfet-bauelement und herstellungsverfahren
US6946377B2 (en) 2003-10-29 2005-09-20 Texas Instruments Incorporated Multiple-gate MOSFET device with lithography independent silicon body thickness and methods for fabricating the same
KR100515061B1 (ko) 2003-10-31 2005-09-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
US7138320B2 (en) 2003-10-31 2006-11-21 Advanced Micro Devices, Inc. Advanced technique for forming a transistor having raised drain and source regions
US6867460B1 (en) * 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
US6831310B1 (en) 2003-11-10 2004-12-14 Freescale Semiconductor, Inc. Integrated circuit having multiple memory types and method of formation
KR100521384B1 (ko) 2003-11-17 2005-10-12 삼성전자주식회사 반도체 소자 및 그 제조 방법
US6885072B1 (en) 2003-11-18 2005-04-26 Applied Intellectual Properties Co., Ltd. Nonvolatile memory with undercut trapping structure
US7545001B2 (en) 2003-11-25 2009-06-09 Taiwan Semiconductor Manufacturing Company Semiconductor device having high drive current and method of manufacture therefor
US7183137B2 (en) * 2003-12-01 2007-02-27 Taiwan Semiconductor Manufacturing Company Method for dicing semiconductor wafers
US7075150B2 (en) 2003-12-02 2006-07-11 International Business Machines Corporation Ultra-thin Si channel MOSFET using a self-aligned oxygen implant and damascene technique
US7018551B2 (en) 2003-12-09 2006-03-28 International Business Machines Corporation Pull-back method of forming fins in FinFets
US7388258B2 (en) * 2003-12-10 2008-06-17 International Business Machines Corporation Sectional field effect devices
JP2005183770A (ja) 2003-12-22 2005-07-07 Mitsubishi Electric Corp 高周波用半導体装置
US7662689B2 (en) 2003-12-23 2010-02-16 Intel Corporation Strained transistor integration for CMOS
US7569882B2 (en) 2003-12-23 2009-08-04 Interuniversitair Microelektronica Centrum (Imec) Non-volatile multibit memory cell and method of manufacturing thereof
US7223679B2 (en) 2003-12-24 2007-05-29 Intel Corporation Transistor gate electrode having conductor material layer
US7045407B2 (en) 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
US7247578B2 (en) 2003-12-30 2007-07-24 Intel Corporation Method of varying etch selectivities of a film
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7078282B2 (en) 2003-12-30 2006-07-18 Intel Corporation Replacement gate flow facilitating high yield and incorporation of etch stop layers and/or stressed films
US6997415B2 (en) 2003-12-31 2006-02-14 Gulfstream Aerospace Corporation Method and arrangement for aircraft fuel dispersion
US7705345B2 (en) * 2004-01-07 2010-04-27 International Business Machines Corporation High performance strained silicon FinFETs device and method for forming same
US6974736B2 (en) 2004-01-09 2005-12-13 International Business Machines Corporation Method of forming FET silicide gate structures incorporating inner spacers
US7056794B2 (en) 2004-01-09 2006-06-06 International Business Machines Corporation FET gate structure with metal gate electrode and silicide contact
US7268058B2 (en) 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7385247B2 (en) * 2004-01-17 2008-06-10 Samsung Electronics Co., Ltd. At least penta-sided-channel type of FinFET transistor
JP2005209782A (ja) * 2004-01-21 2005-08-04 Toshiba Corp 半導体装置
US7250645B1 (en) 2004-01-22 2007-07-31 Advanced Micro Devices, Inc. Reversed T-shaped FinFET
US7224029B2 (en) 2004-01-28 2007-05-29 International Business Machines Corporation Method and structure to create multiple device widths in FinFET technology in both bulk and SOI
KR100587672B1 (ko) 2004-02-02 2006-06-08 삼성전자주식회사 다마신 공법을 이용한 핀 트랜지스터 형성방법
EP1566844A3 (de) 2004-02-20 2006-04-05 Samsung Electronics Co., Ltd. Mehrfach-Steuerelektroden Transistor und dessen Herstellungsmethode
US7060539B2 (en) 2004-03-01 2006-06-13 International Business Machines Corporation Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby
JP4852694B2 (ja) 2004-03-02 2012-01-11 独立行政法人産業技術総合研究所 半導体集積回路およびその製造方法
US6921691B1 (en) * 2004-03-18 2005-07-26 Infineon Technologies Ag Transistor with dopant-bearing metal in source and drain
US7701018B2 (en) 2004-03-19 2010-04-20 Nec Corporation Semiconductor device and method for manufacturing same
US6881635B1 (en) 2004-03-23 2005-04-19 International Business Machines Corporation Strained silicon NMOS devices with embedded source/drain
KR100576361B1 (ko) 2004-03-23 2006-05-03 삼성전자주식회사 3차원 시모스 전계효과 트랜지스터 및 그것을 제조하는 방법
US7141480B2 (en) 2004-03-26 2006-11-28 Texas Instruments Incorporated Tri-gate low power device and method for manufacturing the same
US8450806B2 (en) 2004-03-31 2013-05-28 International Business Machines Corporation Method for fabricating strained silicon-on-insulator structures and strained silicon-on insulator structures formed thereby
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US20050224797A1 (en) * 2004-04-01 2005-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS fabricated on different crystallographic orientation substrates
US7023018B2 (en) 2004-04-06 2006-04-04 Texas Instruments Incorporated SiGe transistor with strained layers
US20050230763A1 (en) 2004-04-15 2005-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a microelectronic device with electrode perturbing sill
KR100642632B1 (ko) 2004-04-27 2006-11-10 삼성전자주식회사 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들
US7084018B1 (en) 2004-05-05 2006-08-01 Advanced Micro Devices, Inc. Sacrificial oxide for minimizing box undercut in damascene FinFET
US20050255642A1 (en) 2004-05-11 2005-11-17 Chi-Wen Liu Method of fabricating inlaid structure
US7355233B2 (en) 2004-05-12 2008-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for multiple-gate semiconductor device with angled sidewalls
US6864540B1 (en) 2004-05-21 2005-03-08 International Business Machines Corp. High performance FET with elevated source/drain region
KR100625177B1 (ko) 2004-05-25 2006-09-20 삼성전자주식회사 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법
US6955961B1 (en) 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
KR100634372B1 (ko) 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
JP5056011B2 (ja) 2004-06-10 2012-10-24 日本電気株式会社 半導体装置及びその製造方法、ＦｉｎＦＥＴの製造方法
US7132360B2 (en) 2004-06-10 2006-11-07 Freescale Semiconductor, Inc. Method for treating a semiconductor surface to form a metal-containing layer
US7452778B2 (en) 2004-06-10 2008-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-wire devices and methods of fabrication
US7291886B2 (en) * 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
KR100541657B1 (ko) 2004-06-29 2006-01-11 삼성전자주식회사 멀티 게이트 트랜지스터의 제조방법 및 이에 의해 제조된멀티 게이트 트랜지스터
US8669145B2 (en) * 2004-06-30 2014-03-11 International Business Machines Corporation Method and structure for strained FinFET devices
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US20060040054A1 (en) 2004-08-18 2006-02-23 Pearlstein Ronald M Passivating ALD reactor chamber internal surfaces to prevent residue buildup
US20060043500A1 (en) 2004-08-24 2006-03-02 Jian Chen Transistor structure with stress modification and capacitive reduction feature in a channel direction and method thereof
US7105934B2 (en) 2004-08-30 2006-09-12 International Business Machines Corporation FinFET with low gate capacitance and low extrinsic resistance
US7250367B2 (en) 2004-09-01 2007-07-31 Micron Technology, Inc. Deposition methods using heteroleptic precursors
US7071064B2 (en) 2004-09-23 2006-07-04 Intel Corporation U-gate transistors and methods of fabrication
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
JP2008523622A (ja) 2004-12-07 2008-07-03 サンダーバード・テクノロジーズ，インコーポレイテッド Ｆｅｒｍｉ−ＦＥＴのひずみシリコンとゲート技術
US7247547B2 (en) 2005-01-05 2007-07-24 International Business Machines Corporation Method of fabricating a field effect transistor having improved junctions
US7875547B2 (en) * 2005-01-12 2011-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact hole structures and contact structures and fabrication methods thereof
US7071047B1 (en) 2005-01-28 2006-07-04 International Business Machines Corporation Method of forming buried isolation regions in semiconductor substrates and semiconductor devices with buried isolation regions
US7470951B2 (en) 2005-01-31 2008-12-30 Freescale Semiconductor, Inc. Hybrid-FET and its application as SRAM
US20060172480A1 (en) 2005-02-03 2006-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Single metal gate CMOS device design
US20060180859A1 (en) 2005-02-16 2006-08-17 Marko Radosavljevic Metal gate carbon nanotube transistor
DE102005008478B3 (de) 2005-02-24 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung von sublithographischen Strukturen
US7238564B2 (en) 2005-03-10 2007-07-03 Taiwan Semiconductor Manufacturing Company Method of forming a shallow trench isolation structure
JP4825526B2 (ja) 2005-03-28 2011-11-30 株式会社東芝 Ｆｉｎ型チャネルトランジスタおよびその製造方法
US7177177B2 (en) 2005-04-07 2007-02-13 International Business Machines Corporation Back-gate controlled read SRAM cell
KR100699839B1 (ko) 2005-04-21 2007-03-27 삼성전자주식회사 다중채널을 갖는 반도체 장치 및 그의 제조방법.
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7319074B2 (en) 2005-06-13 2008-01-15 United Microelectronics Corp. Method of defining polysilicon patterns
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US20070023795A1 (en) 2005-07-15 2007-02-01 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US7348642B2 (en) 2005-08-03 2008-03-25 International Business Machines Corporation Fin-type field effect transistor
US7352034B2 (en) 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
US7339241B2 (en) 2005-08-31 2008-03-04 Freescale Semiconductor, Inc. FinFET structure with contacts
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US8513066B2 (en) 2005-10-25 2013-08-20 Freescale Semiconductor, Inc. Method of making an inverted-T channel transistor
KR100718159B1 (ko) 2006-05-18 2007-05-14 삼성전자주식회사 와이어-타입 반도체 소자 및 그 제조 방법
US20080017890A1 (en) 2006-06-30 2008-01-24 Sandisk 3D Llc Highly dense monolithic three dimensional memory array and method for forming
US7456471B2 (en) 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
US7646046B2 (en) 2006-11-14 2010-01-12 Infineon Technologies Ag Field effect transistor with a fin structure
EP2099757B1 (de) 2006-11-16 2014-06-25 Allergan, Inc. Sulfoximine als kinaseinhibitoren
US7678632B2 (en) 2006-11-17 2010-03-16 Infineon Technologies Ag MuGFET with increased thermal mass
US20080128797A1 (en) 2006-11-30 2008-06-05 International Business Machines Corporation Structure and method for multiple height finfet devices
US7655989B2 (en) 2006-11-30 2010-02-02 International Business Machines Corporation Triple gate and double gate finFETs with different vertical dimension fins
US20080212392A1 (en) 2007-03-02 2008-09-04 Infineon Technologies Multiple port mugfet sram
JP4406439B2 (ja) 2007-03-29 2010-01-27 株式会社東芝 半導体装置の製造方法

Also Published As

Publication number Publication date
CN1977387A (zh) 2007-06-06
US20060001109A1 (en) 2006-01-05
TWI287263B (en) 2007-09-21
CN1977387B (zh) 2010-09-01
US8084818B2 (en) 2011-12-27
TW200625465A (en) 2006-07-16
WO2006007350A1 (en) 2006-01-19
KR100874960B1 (ko) 2008-12-19
US20100065888A1 (en) 2010-03-18
KR20070022819A (ko) 2007-02-27
DE112005001488B4 (de) 2014-04-24
US7042009B2 (en) 2006-05-09

Similar Documents

Publication Publication Date Title
DE112005001488B4 (de) Tri-Gate Bauelement mit hoher Beweglichkeit und dessen Herstellungsverfahren
DE10296953B4 (de) Herstellungsverfahren für einen Doppelgatetransistor
DE102012214077B4 (de) Verfahren zum Bilden einer integrierten Schaltung
DE112006003550B4 (de) Halbleitervorrichtung in Form einer Mehrgateanordnung mit vertieften und verspannten Source- und Drainbereichen sowie Herstellungsverfahren für diese
DE102012205914B4 (de) Mandrelmodifzierung zum Erreichen einer einzelfinnen-finnenähnlichen Feldeffekttransistor-(FINFET-)Vorrichtung
DE112005000704B4 (de) Nicht-planarer Bulk-Transistor mit verspanntem Kanal mit erhöhter Mobilität und Verfahren zur Herstellung
DE102005018346B4 (de) Halbleiterchip für eine vollständig verarmte SOI-Mehrfach-Schwellenspannungs-Anwendung und ein Verfahren zu dessen Herstellung
DE60132994T2 (de) Verfahren zur herstellung eines leistungs-mosfets
DE112012003231B4 (de) Halbleiterstruktur und verfahren zu deren herstellung
DE10393565B4 (de) Verfahren zur Herstellung eines Halbleiterelements mit einer U-förmigen Gate-Struktur
DE112012004134B4 (de) Verfahren zum Fertigen einer Transistoreinheit
DE102004042167B4 (de) Verfahren zum Ausbilden einer Halbleiterstruktur, die Transistorelemente mit unterschiedlich verspannten Kanalgebieten umfasst, und entsprechende Halbleiterstruktur
DE112006003576B4 (de) Verfahren zur Ausbildung eines FETs mit Struktur zur Reduzierung des äusseren Widerstands des dreidimensionalen Transistors durch Verwendung von Epitaxie-Schichten und Transistor
DE10141916A1 (de) MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102015117320A1 (de) Halbleitervorrichtung und deren herstellungsverfahren
DE112004002633B4 (de) Verfahren zur Herstellung eines Steg-Feldeffekttransistors
DE4212829A1 (de) Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren
DE102008059646B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements als Mehr-Gatetransistor mit Stegen mit einer Länge, die durch die Gateelektrode definiert ist und Halbleiterbauelement
DE112010004804T5 (de) Verfahren und Struktur zum Bilden von Finfets mit mehreren Dotierungsbereichen auf demselben Chip
DE112012002700T5 (de) Verfahren und Struktur für niederohmige Source- und Drain-Bereiche in einem Prozessablauf mit Ersatz-Metall-Gate
EP1741141A1 (de) Fin-feldeffekttransistor-anordnung und verfahren zum herstellen einer fin-feldeffekttransistor-anordnung
DE102016205180B4 (de) Verfahren zum Herstellen von Transistoren mit mehreren Schwellspannungen
DE112005000394T5 (de) Halbleiterbauelement mit Mehrgatestruktur und Verfahren zu seiner Herstellung
DE102013113286A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102014114184B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R020 Patent grant now final

Effective date: 20150127

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee