DE10393687T5 - Doppelgatehalbleiterbauelement mit separaten Gates - Google Patents

Doppelgatehalbleiterbauelement mit separaten Gates Download PDF

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Abstract

Halbleiterbauelement (100) mit:
einem Substrat (110);
einer isolierenden Schicht (120), die auf dem Substrat (110) ausgebildet ist;
einem Steg (210), der auf der isolierenden Schicht (120) ausgebildet ist und mehrere Seitenflächen und eine Oberseitenfläche aufweist;
einem ersten Gate (410), das auf der isolierenden Schicht (120) in der Nähe einer der mehreren Seitenflächen des Stegs (210) ausgebildet ist; und
einem zweiten Gate (420), das auf der isolierenden Schicht (120) getrennt von dem ersten Gate (410) und in der Nähe einer weiteren der mehreren Seitenflächen des Stegs (210) ausgebildet ist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft Halbleiterbauelemente und Verfahren zur Herstellung von Halbleiterbauelementen. Die vorliegende Erfindung betrifft insbesondere Doppelgatebauelemente.
  • STAND DER TECHNIK
  • Die zunehmenden Anforderungen für hohe Packungsdichte und verbessertes Leistungsverhalten, die mit integrierten Halbleiterbauelementen mit hoher Integrationsdichte verknüpft sind, erfordern Entwurfsstrukturgrößen, etwa Gatelängen, von unter 100 Nanometer (nm), hohe Zuverlässigkeit und hohen Herstellungsdurchsatz. Die Verringerung der Entwurfsstrukturgrößen unter 100 nm stellen eine Herausforderung für die Grenzen konventioneller Verfahrenstechniken dar.
  • Wenn beispielsweise die Gatelänge von konventionellen planaren Metalloxid-Halbleiterfeldeffekttransistoren (MOSFET) auf unter 100 nm reduziert wird, ist es schwierig, Probleme, die mit den Kurzkanaleffekten, etwa übermäßige Leckströme zwischen den Source- und den Drain verknüpft sind, zu überwinden. Ferner machen es die Verringerung der Beweglichkeit und eine Reihe von Prozessproblemen schwierig, konventionelle MOSFETS so in der Größe zu reduzieren, dass diese ständig kleinere Strukturelemente enthalten. Es werden daher neue Bauteilstrukturen erforscht, um das FET-Verhalten zu verbessern, und um eine weitere Größereduzierung der Bauelemente zu ermöglichen.
  • Doppelgate-MOSFETS repräsentieren neue Strukturen, die als Kandidaten für die Nachfolge bestehender planarer MOSFETS in Betracht gezogen werden. In mancher Hinsicht bieten die Doppelgate-MOSFETS bessere Eigenschaften als die konventionellen Siliziumvollsubstrat-MOSFETS. Diese Verbesserungen entstehen dadurch, dass der Doppelgate-MOSFET eine Gateelektrode auf beiden Seiten des Kanals anstatt auf nur einer Seite wie in konventionellen MOSFETS aufweist. Wenn es zwei Gates gibt, wird das von dem Drain erzeugte elektrische Feld besser von dem Source-Ende des Kanals abgeschirmt. Ferner können zwei Gates ungefähr zwei mal so viel Strom als ein einzelnes Gate steuern, wodurch sich ein besser definiertes Schaltsignal ergibt.
  • Ein FinFET ist eine neuere Doppelgate-Struktur, die ein gutes Kurzkanalverhalten zeigt. Obwohl konventionelle FINFETS als „Doppelgate-"MOSFETS bezeichnet werden, sind die beiden Gates typischerweise physikalisch und elektrisch verbunden und bilden damit ein einzelnes logisch adressierbares Gate. Ein FinFET umfasst einen Kanal, der in einem vertikalen Steg ausgebildet ist. Die FINFET-Struktur kann unter Anwendung von Layout- und Prozesstechniken hergestellt werden, die ähnlich sind zu jenen, die für konventionelle planare MOSFETS verwendet werden.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • In Ausführungsformen gemäß der vorliegenden Erfindung wird ein FinFET-Bauelement mit zwei Gates bereitgestellt, die effektiv durch einen leitenden Steg voneinander getrennt sind. Die Gates können zum Zwecke der besseren Schaltungsentwurfsflexibilität unabhängig voneinander vorgespannt werden.
  • Weitere Vorteile und Merkmale der Erfindung gehen zum Teil aus der folgenden Beschreibung hervor und werden für den Fachmann beim Studium des folgenden ersichtlich oder können durch das Praktizieren der Erfindung erkannt werden. Die Vorteile und Merkmale der Erfindung können so realisiert und erhalten werden, wie dies insbesondere in den angefügten Patentansprüchen dargelegt ist.
  • Erfindungsgemäß werden die vorhergehenden und weitere Vorteile teilweise durch ein Halbleiterbauelement erhalten, das ein Substrat und eine auf dem Substrat ausgebildete isolierende Schicht aufweist. Ein Steg ist auf der isolierenden Schicht ausgebildet und weist mehrere Seitenflächen und eine Oberseitenfläche auf. Ein erstes Gate ist auf der isolierenden Schicht in der Nähe einer der mehreren Seitenflächen des Stegs ausgebildet. Ein zweites Gate ist auf der isolierenden Schicht getrennt von dem ersten Gate und in der Nähe einer weiteren der mehreren Seitenoberflächen des Stegs ausgebildet.
  • Gemäß einem weiteren Aspekt der Erfindung umfasst ein Verfahren zum Herstellen eines Halbleiterbauelements das Bilden einer isolierenden Schicht auf einem Substrat und das Bilden einer Stegstruktur auf der isolierenden Schicht. Die Stegstruktur umfasst eine erste Seitenfläche, eine zweite Seitenfläche und eine Oberseitenfläche. Das Verfahren umfasst ferner das Bilden eines Source- und eines Draingebiets an Enden der Stegstruktur und das Abscheiden eines Gatematerials über der Stegstruktur. Das Gatematerial umgibt die Oberseitenfläche und die erste und die zweite Seitenfläche. Das Gatematerial kann geätzt werden, um eine erste Gateelektrode und eine zweite Gateelektrode an gegenüberliegenden Seiten des Stegs zu verbinden. Das abgeschiedene Gatematerial kann in der Nähe des Stegs eingeebnet werden.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfasst ein Halbleiterbauelement ein Substrat und eine auf dem Substrat ausgebildete isolierende Schicht. Ein leitender Steg ist auf der isolierenden Schicht gebildet und Gatedielektrikumsschichten sind an Seitenflächen des leitenden Stegs gebildet. Eine erste Gateelektrode ist auf der isolierenden Schicht hergestellt. Die erste Gateelektrode ist an einer ersten Seite des leitenden Stegs benachbart zu einer der Gatedielektrikumsschichten angeordnet. Eine zweite Gateelektrode ist auf der isolierenden Schicht ausgebildet. Die zweite Gateelektrode ist an einer gegenüberliegenden Seite des leitenden Stegs benachbart zu einer weiteren der Gatedielektrikumsschichten und beabstandet zu der ersten Gateelektrode angeordnet.
  • Weitere Vorteile und Merkmale der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Die gezeigten und beschriebenen Ausführungsformen liefern eine Darstellung der besten Art und Weise zum Ausführen der Erfindung. Die Erfindung kann diversen Modifizierungen hinsichtlich verschiedener offensichtlicher Aspekte unterliegen, ohne von der Erfindung abzuweichen. Folglich sind die Zeichnungen lediglich als anschaulich und nicht als einschränkend zu betrachten.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Es wird auf die beigefügten Zeichnungen Bezug genommen, in denen Elemente mit gleichen Bezugszeichen durchwegs gleiche Elemente repräsentieren.
  • 1 ist eine Querschnittsansicht zur Darstellung beispielhafter Schichten, die zur Herstellung eines Stegs gemäß einer Ausführungsform der vorliegenden Erfindung verwendet werden können.
  • 2a zeigt schematisch eine Draufsicht einer Stegstruktur gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung.
  • 2b ist ein Querschnitt, der die Stegstruktur aus 2a gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung zeigt.
  • 3 ist ein Querschnitt, der das Herstellen einer Gatedielektrikumsschicht und eines Gatematerials auf dem Bauteil aus 2b gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt.
  • 4 ist ein Querschnitt, der das Einebnen des Gatematerials aus 3 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt.
  • 5 zeigt schematisch eine Draufsicht des Halbleiterbauelements aus 4 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung.
  • 6a bis 6d sind Querschnittsansichten, die das Erzeugen von Zugverformung in einem Steg gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zeigen.
  • 7a bis 7f sind eine Draufsicht und Querschnittsansichten, die die Herstellung eines vollständig silizidierten Gates in einem FinFET gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zeigen.
  • BESTE ART ZUM AUSFÜHREN DER ERFINDUNG
  • Die folgende detaillierte Beschreibung der Erfindung nimmt Bezug auf die begleitenden Zeichnungen. Es werden die gleichen Bezugszeichen in unterschiedlichen Zeichnungen verwendet, um gleiche oder ähnliche Elemente zu kennzeichnen. Ferner beschränkt die folgende detaillierte Beschreibung die Erfindung nicht. Vielmehr ist der Schutzbereich der Erfindung durch die angefügten Patentansprüche und ihre Äquivalente definiert.
  • In Ausführungsformen, die mit der vorliegenden Erfindung im Einklang sind, werden Doppelgate-FinFET-Bauelemente und Verfahren zur Herstellung dieser Bauelemente bereit gestellt. Die Gates in den FinFET-Bauelementen, die gemäß der vorliegenden Erfindung hergestellt sind, sind effektiv voneinander getrennt und können separat mit Vorspannung beaufschlagt werden.
  • 1 zeigt den Querschnitt eines Halbleiterbauelements 100, das gemäß einer Ausführungsform der vorliegenden Erfindung hergestellt ist. Gemäß 1 umfasst das Halbleiterbauelement 100 eine Silizium-auf-Isolator- (SOI) Struktur, die ein Siliziumsubstrat 110, eine vergrabene Oxidschicht 120 und eine Siliziumschicht 130 auf der vergrabenen Oxidschicht 120 aufweist. Die vergrabene Oxidschicht 120 und die Siliziumschicht 130 können auf dem Substrat 110 in konventioneller Weise hergestellt sein.
  • In einer beispielhaften Ausführungsform kann die vergrabene Oxidschicht 120 Siliziumdioxid aufweisen und kann eine Dicke im Bereich von ungefähr 1000 Angstrom bis ungefähr 3000 Angstrom aufweisen. Die Siliziumschicht 130 kann monokristallines oder polykristallines Silizium mit einer Dicke im Bereich von ungefähr 300 Angstrom bis ungefähr 1500 Angstrom aufweisen. Die Siliziumschicht 130 wird verwendet, um eine Stegstruktur für ein Doppelgate-Transistorelement herzustellen, wie es nachfolgend detaillierter beschrieben ist.
  • In alternativen Ausführungsformen gemäß der vorliegenden Erfindung können das Substrat 110 und die Schicht 130 andere Halbleitermaterialien, etwa Germanium, Mischungen aus Halbleitermaterialien, etwa Silizium-Germanium aufweisen. Die vergrabene Oxidschicht 120 kann ebenso andere dielektrische Materialien enthalten.
  • Eine dielektrische Schicht 140, etwa eine Siliziumnitridschicht oder Siliziumoxidschicht (beispielsweise SiO2), kann über der Siliziumschicht 130 ausgebildet sein, um als eine schützende Deckschicht während nachfolgender Ätzprozesse zu dienen. In einer beispielhaften Ausführungsform ist die dielektrische Schicht 140 mit einer Dicke im Bereich von ungefähr 150 Angstrom bis ungefähr 600 Angstrom abgeschieden. Anschließend wird ein Photolackmaterial abgeschieden und strukturiert, um eine Photolackmaske 150 für die nachfolgende Bearbeitung zu bilden. Der Photolack kann in beliebiger konventioneller Weise abgeschieden und strukturiert werden.
  • Das Halbleiterbauelement 100 kann dann geätzt werden und die Photolackmaske 150 wird entfernt. In einer beispielhaften Ausführungsform wird die Siliziumschicht 130 in konventioneller Weise geätzt, wobei das Ätzen an der vergrabenen Oxidschicht 120 anhält, um einen Steg zu bilden. Nach der Herstellung des Stegs werden Source- und Draingebiete benachbart zu den entsprechenden Enden des Stegs ausgebildet. Beispielsweise wird in einer anschaulichen Ausführungsform eine Schicht aus Silizium, Germanium oder einer Kombination aus Silizium und Germanium abgeschieden, strukturiert und in konventioneller Weise geätzt, um Source- und Drain-Gebiete zu bilden.
  • 2a zeigt schematisch die Draufsicht auf eine Stegstruktur auf dem Halbleiterbauelement 100, die in dieser Weise hergestellt ist. Ein Sourcegebiet 200 und ein Draingebiet 230 können benachbart zu Enden des Stegs 210 auf der vergrabenen Oxidschicht 120 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung ausgebildet sein.
  • 2b ist ein Querschnitt entlang der Linie A-A' in 2a, in der die Stegstruktur gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung dargestellt ist. Die dielektrische Schicht 140 und die Siliziumschicht 130 sind geätzt, um den Steg 210 zu bilden. Der Steg 210 kann Silizium 130 und eine dielektrische Abdeckung 140 aufweisen.
  • 3 ist ein Querschnitt, der die Herstellung einer Gatedielektrikumsschicht und eines Gatematerials auf dem Steg 210 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. Eine dielektrische Schicht wird auf dem Steg 210 gebildet. Beispielsweise kann eine dünne Oxidschicht 310 thermisch auf dem Steg 210 aufgewachsen werden, wie dies in 4 gezeigt ist. Die Oxidschicht 310 kann mit einer Dicke von ungefähr 10 Angstrom bis ungefähr 50 Angstrom aufgewachsen werden und kann auf den freigelegten Seitenflächen des Siliziums 130 in dem Steg 210 gebildet werden, um als eine dielektrische Schicht für eine nachfolgend ausgebildete Gateelektrode zu dienen. Ähnlich zu der Oxidschicht 310 kann die dielektrische Abdeckung 140 als elektrische Isolierung für die Oberseitenfläche des Stegs 210 dienen.
  • Eine Gatematerialschicht 320 wird über dem Halbleiterbauelement 100 nach der Herstellung der Oxidschicht 310 abgeschieden. Die Gatematerialschicht 320 kann das Material für die nachfolgend gebildete Gateelektrode aufweisen. In einer beispielhaften Ausführungsform kann die Gatematerialschicht 320 Polysilizium aufweisen, das unter Anwendung kon ventioneller chemischer Dampfabscheidung (CVD) mit einer Dicke im Bereich von 300 Angstrom bis ungefähr 1500 Angstrom abgeschieden wird. Alternativ können andere Halbleitermaterialien, etwa Germanium oder Mischungen aus Silizium und Germanium oder diverse Metalle als das Gatematerial verwendet werden.
  • Es können zwei Gates in der Gatematerialschicht 320 mittels Lithographie (beispielsweise Photolithographie) definiert werden. Die Gatematerialschicht 320 kann selektiv geätzt werden, um eine Gatestruktur aus der Gatematerialschicht 320 auf dem Bauelement 100 zu bilden. Durch das Herstellen der Gatestruktur in dieser Weise kann etwas Gatematerial 320 auf der Oberseite der dielektrischen Abdeckung 140 zurückbleiben, wie dies beispielsweise in 3 gezeigt ist.
  • 4 ist eine Querschnittsansicht, die das Einebnen des Gatematerials 320 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. Überschüssiges Gatematerial kann entfernt werden (beispielsweise von der dielektrischen Abdeckung 140), um das Steggebiet des Halbleiterbauelements 100 einzuebnen. Beispielsweise kann ein chemisch-mechanisches Polieren (CMP) ausgeführt werden, so dass das Gatematerial (d. h. die Schicht 320) in vertikaler Richtung bündig oder nahezu bündig ist mit der dielektrischen Abdeckung 140, wie in 4 gezeigt ist.
  • Gemäß 4 grenzt die Gatematerialschicht 220 in dem Kanalgebiet des Halbleiterbauelements 100 an den Steg 210 an den beiden Seitenflächen an, um ein erstes Gate 410 und ein zweites Gate 420 zu bilden. Die Oberseitenfläche des Stegs 210 ist jedoch von der dielektrischen Abdeckung 140 bedeckt. Diese Struktur ist auch in 5 gezeigt, in der eine Draufsicht des Halbleiterbauelements 100 entsprechend der vorliegenden Erfindung gezeigt ist. In 5 sind das erste Gate 410 und das zweite Gate 420 benachbart zu dem Steg 210 gezeigt, ohne diesen zu bedecken.
  • Die Gatematerialschicht 320 kann dann strukturiert und geätzt werden, um die beiden Gateelektroden zu bilden. Wie in 5 gezeigt ist, umfasst das Halbleiterbauelement 100 eine Doppelgate-Struktur mit Gateelektroden 510 und 520. Die Gateelektroden 510 und 520 sind effektiv durch den Steg 210 getrennt und können separat mit Vorspannung beaufschlagt werden, wie dies nachfolgend detaillierter erläutert ist. Das Gatedielektrikum 310 (4), das die Seitenflächen des Stegs 210 umgibt, ist der Einfachheit halber in 5 nicht ge zeigt. Das Source/Drain-Gebiet 220 bzw. 230 kann dann dotiert werden. Beispielsweise können n- oder p-Verunreinigungen in die Source/Drain-Gebiete 220 und 230 eingeführt werden. Die speziellen Implantationsmengen und Energien können auf der Grundlage der speziellen Erfordernisse der fertiggestellten Bauelemente ausgewählt werden. Der Fachmann ist in der Lage, den Source/Drain-Implantationsprozess auf der Grundlage der Schaltungserfordernisse zu optimieren und derartige Schritte sind hierin nicht offenbart, um die vorliegende Erfindung nicht unnötig zu verdunkeln. Des weiteren können funktional Seitenwandabstandselemente (nicht gezeigt) vor der Sourc/Drain-Ionenimplantation hergestellt werden, um die Position der Source/Drain-Übergänge auf der Grundlage der speziellen Schaltungserfordernisse zu steuern. Es kann dann eine Aktivierungsausheizung ausgeführt werden, um die Source/Drain-Gebiete 220 und 230 zu aktivieren.
  • Wie in 5 gezeigt ist, sind die Gateelektrode 510 und die Gatelektrode 520 physikalisch und elektrisch voneinander getrennt. Gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung kann jede der Gatelektroden 510 und 520 separat mit unterschiedlichen Spannungen bei Verwendung in einer Schaltung beaufschlagt werden. Die Fähigkeit, die Gates 410 und 420 (über die Gatelektroden 510 und 520) unabhängig mit Spannung zu beaufschlagen, erhöht die Flexibilität der Schaltungsgestaltung unter Verwendung des Halbleiterbauelements 100.
  • Das in 5 gezeigte resultierende Halbleiterbauelement 100 ist ein Doppelgate-Bauelement mit einem ersten Gate 410 und einem zweiten Gate 420. Die Gatematerialschicht 320 (3 und 4) stößt an zwei Oberflächen des Stegs 210 an und ergibt für das Halbleiterbauelement 100 eine größere Kanalbreite pro Bauelement im Vergleich zu einem konventionellen Doppelgate-Bauelement. Der Steg 210 kann ferner die dielektrische Abdeckung 140 behalten, deren Steg 210 während des Gateätzens schützt.
  • Die Gates 410 und 420 sind auch effektiv durch den Steg 210 getrennt und können separat (über die entsprechenden Gateelektroden 510 und 520) gemäß den speziellen Schaltungserfordernissen des Bauelements 100 mit Spannung beaufschlagt werden. Diese separate Doppelgate-Struktur liefert eine erhöhte Flexibilität während der Schaltungsgestaltung im Vergleich zu konventionellen FinFETs, die eine einzelne Gateverbindung enthalten.
  • Somit wird erfindungsgemäß ein Doppelgate-FinFET-Bauelement mit zwei separaten Gates in dem Kanalgebiet des Bauelements gebildet. Vorteilhafterweise zeigt die resultierende Struktur ein gutes Kurzkanalverhalten. Ferner liefert die vorliegende Erfindung eine höhere Flexibilität und kann einfach in den konventionellen Prozessablauf mit eingebaut werden.
  • WEITERE AUSFÜHRUNGSFORMEN
  • In einigen Ausführungsformen kann es wünschenswert sein, eine Zugverformung in dem Steg eines FinFETs hervorzurufen. 6a bis 6d sind Querschnittsansichten, die das Erzeugen von Zugverformung in einem Steg gemäß einer weiteren Ausführungsform der vorliegenden Erfindung darstellen. 6a zeigt den Querschnitt eines Halbleiterbauelements 600. Gemäß 6a kann das Bauelement 600 eine vergrabene Oxidschicht (BOX) 610, einen Steg 620 und eine SiO2-Abdeckung 630 aufweisen. Die Elemente 610 bis 630 können so hergestellt werden, wie dies zuvor mit Bezug zu den 1 bis 2b beschrieben ist. Der Steg 620 kann Silizium, Germanium oder eine Mischung aus Silizium und Germanium aufweisen.
  • Eine dicke Opferoxidschicht 640 kann thermisch auf dem Steg 620 aufgewachsen werden, wie dies in 6b gezeigt ist. Das Aufwachsen der dicken (beispielsweise 200–400 Angstrom) Opferoxidschicht 640 kann eine Zugverformung in dem Steg 620 hervorrufen. Die Opferoxidschicht 640 kann dann abgetragen werden und es kann eine dünne Gateoxidschicht 650 aufgewachsen werden, wie dies in 6c gezeigt ist. Es wird dann Gatematerial 660 über dem Steg 620 abgeschieden, wie in 6d gezeigt ist. Sodann kann ein FinFET aus der Struktur in 6d in typischerweise hergestellt werden. Der Steg 620 in einem derartigen FinFET besitzt eine Zugverformung, die dem Steg 620 Qualitäten verleiht, die der Fachmann zu bewerten weiß.
  • In anderen Ausführungsformen kann ein FinFET mit einem vollständig silizidierten Gate wünschenswert sein. Ein derartiger FinFET kann ein eingebautes Metallgate aufweisen, das einen Polysilizium-Verarmungseffekt vermeidet und hilft, eine geeignete Schwellwertspannung für den FinFET zu erreichen. 7a und 7b sind Ansichten, die einen beispielhaften Prozessablauf zur Herstellung eines FinFETS mit einem vollständig silizidierten Gate zeigen. Gemäß 7a umfasst ein Bauelement 700 einen Steg 710, ein Sourcegebiet 720 und ein Draingebiet 730. Diese Schichten/Strukturen können so hergestellt werden, wie dies zuvor mit Bezug zu den 1 bis 2b beschrieben ist. Wie in 7b gezeigt ist, weist der Steg 710 eine Oberseitenoxidabdeckung 740 und ein Gateoxid 750, das eine Siliziumstruktur umgibt, auf. Der Steg 710 kann aus einer vergrabenen Oxidschicht (BOX) 705 hergestellt sein.
  • Eine dünne Polysiliziumschicht 760 kann auf dem Steg 710 abgeschieden sein, wie in 7c gezeigt ist. Anschließend wird eine dicke unten liegende antireflektierende Schicht (BARC) 770 abgeschieden, wie in 7d gezeigt ist. Das Gategebiet und Kontaktbereiche 780 können dann strukturiert und geätzt werden, wie dies in 7e von oben aus gezeigt ist.
  • Source- und Drain-Gebiete 720 und 730 können mit Ionen beschossen werden, ohne dass die BARC-Schicht 770 entfernt wird. Somit werden die verwendeten Dotierstoffe durch die BARC-Schicht 770 an einem Eindringen in das Kanalgebiet (beispielsweise der Steg 710) gehindert.
  • Die BARC-Schicht 770 wird entfernt und das Polysilizium 760 wird vollständig in Silizid umgewandelt, um ein Metallgate 780 zu bilden, wie es in den 7e und 7f gezeigt ist. Das Gatematerial 710 kann ferner in ähnlicher Weise eingeebnet werden, wie dies auch zuvor mit Bezug zu 4 beschrieben ist.
  • In den vorhergehenden Beschreibungen sind diverse spezifische Details dargelegt, etwa spezielle Materialien, Strukturen, Chemikalien, Prozesse, etc., um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Die vorliegende Erfindung kann jedoch ohne die hierin dargestellten spezifischen Details praktiziert werden. In anderen Fällen sind gut bekannte Prozessstrukturen nicht detaillierter beschrieben, um nicht die vorliegende Erfindung unnötig zu verdunkeln.
  • Die dielektrischen und leitenden Schichten, die zum Herstellen eines Halbleiterbauelements gemäß der vorliegenden Erfindung verwendet werden, können durch konventionelle Abscheideverfahren aufgebracht werden. Beispielsweise können Metallisierungstechniken, etwa diverse Arten von CVD-Prozessen einschließlich CVD bei geringem Druck (LPCVD) und verstärktes CVD (ECVD) angewendet werden.
  • Die vorliegende Erfindung ist für das Herstellen von Doppelgate-Halbleiterbauelementen und insbesondere für FinFET-Bauelemente mit Entwurfsgrößen von 100 nm und darunter anwendbar. Die Erfindung ist anwendbar auf die Herstellung beliebiger diverser Arten von Halbleiterbauelementen und daher wurden Details davon nicht dargelegt, um die vorliegende Erfindung nicht unnötig zu verdunkeln. Beim Praktizieren der vorliegenden Erfindung werden konventionelle Photolithographie- und Ätzverfahren eingesetzt und daher sind die Details derartiger Verfahren hierin nicht detaillierter beschrieben.
  • Es sind lediglich die bevorzugten Ausführungsformen der Erfindung und einige wenige Beispiele für die Vielseitigkeit in der vorliegenden Offenbarung gezeigt und beschrieben. Selbstverständlich kann die Erfindung in diversen anderen Verbindungen und Umgebungen eingesetzt werden und diverse Modifizierungen können innerhalb des Schutzbereichs des erfindungsgemäßen Konzepts, wie es hierin ausgedrückt ist, ausgeführt werden.
  • Zusammenfassung
  • Ein Halbleiterbauelement umfasst ein Substrat und eine isolierende Schicht, die auf dem Substrat ausgebildet ist. Ein Steg ist auf der isolierenden Schicht ausgebildet und weist mehrere Seitenflächen und eine Oberseitenfläche auf. Ein erstes Gate ist auf der isolierenden Schicht in der Nähe einer der mehreren Seitenflächen des Stegs gebildet. Ein zweites Gate ist auf der isolierenden Schicht (getrennt von dem erste Gate und in der Nähe einer weiteren der mehreren Seitenflächen des Stegs gebildet.

Claims (10)

  1. Halbleiterbauelement (100) mit: einem Substrat (110); einer isolierenden Schicht (120), die auf dem Substrat (110) ausgebildet ist; einem Steg (210), der auf der isolierenden Schicht (120) ausgebildet ist und mehrere Seitenflächen und eine Oberseitenfläche aufweist; einem ersten Gate (410), das auf der isolierenden Schicht (120) in der Nähe einer der mehreren Seitenflächen des Stegs (210) ausgebildet ist; und einem zweiten Gate (420), das auf der isolierenden Schicht (120) getrennt von dem ersten Gate (410) und in der Nähe einer weiteren der mehreren Seitenflächen des Stegs (210) ausgebildet ist.
  2. Halbleiterbauelement (100) nach Anspruch 1, wobei das zweite Gate (420) auf einer in Bezug zu dem erste Gate (410) gegenüberliegenden Seite des Stegs (210) ausgebildet ist.
  3. Halbleiterbauelement (100) nach Anspruch 2, wobei das erste und das zweite Gate (410, 420) entsprechend einen ersten und einen zweiten Gatekontakt (510, 520) aufweisen.
  4. Halbleiterbauelement (100) nach Anspruch 1, das ferner umfasst: mehrere dielektrische Schichten (310), die entlang der mehreren Seitenflächen des Stegs (210) gebildet sind, wobei das erste und das zweite Gate (410, 420) an eine entsprechende unterschiedliche der mehreren dielektrischen Schichten (310) angrenzen.
  5. Halbleiterbauelement (100) nach Anspruch 1, das ferner umfasst: eine dielektrische Schicht (140) mit Nitrid- und/oder Oxid, die über der Oberseitenfläche des Stegs (210) gebildet ist, wobei eine Oberseitenfläche der dielektrischen Schicht (140), eine Oberseitenfläche des ersten Gates (410) und eine Oberseitenfläche des zweiten Gates (420) im Wesentlichen koplanar sind.
  6. Verfahren zur Herstellung eines Halbleiterbauelements (100) mit: Bereitstellen einer isolierenden Schicht (120) auf einem Substrat (110); Bilden einer Stegstruktur (210) auf der isolierenden Schicht (120), wobei die Stegstruktur (210) eine erste Seitenfläche, eine zweite Seitenfläche und eine Oberseitenfläche aufweist; Bilden von Source- und Drain-Gebieten (220, 230) an Enden der Stegstruktur (210); Abscheiden eines Gatematerials (320) über der Stegstruktur (210), wobei das Gatematerial (310) die Oberseitenfläche und die erste und zweite Seitenfläche umgibt; Ätzen des Gatematerials (320), um eine erste Gateelektrode (410) und eine zweite Gateelektrode (420) an gegenüberliegenden Seiten des Stegs (210) zu bilden; und Einebnen des abgeschiedenen Gatematerials (320) in der Nähe des Stegs.
  7. Verfahren nach Anspruch 6, das ferner umfasst: Bilden einer dielektrischen Schicht (140) über der Oberseitenfläche der Stegstruktur (210), wobei das Einebnen umfasst: Polieren des Gatematerials (320) so, dass kein Gatematerial (320) über der dielektrischen Schicht (140) verbleibt.
  8. Halbleiterbauelement (100) mit einem Substrat (110), einer auf dem Substrat (110) ausgebildeten isolierenden Schicht (120), einem leitenden Steg (210), der auf der isolierenden Schicht (120) gebildet ist, Gatedielektrikumsschichten (310), die an Seitenflächen des leitenden Stegs (210) ausgebildet sind, und einer Gateelektrode (410), die auf der isolierenden Schicht (120) gebildet ist, wobei die erste Gateelektrode (410) an einer ersten Seite des leitenden Stegs (210) benachbart zu einer der Gatedielektrikumsschichten (310) angeordnet ist, dadurch gekennzeichnet, dass: eine zweite Gateelektrode (410) auf der isolierenden Schicht (130) ausgebildet ist, wobei die zweite Gateelektrode (420) an einer gegenüberliegenden Seite des leitenden Stegs (210) benachbart zu einer weiteren der Gatedielektrikumsschichten (310) und beabstandet zu der ersten Gateelektrode (410) angeordnet ist.
  9. Halbleiterbauelement (100) nach Anspruch 8, das ferner umfasst: eine dielektrische Abdeckung (140), die über einer Oberseitenfläche des leitenden Stegs (210) ausgebildet ist, wobei sich die erste Gateelektrode (410) und die zweite Gateelektrode (420) nicht über die dielektrische Abdeckung (140) hinaus erstrecken.
  10. Halbleiterbauelement (100) nach Anspruch 9, wobei Oberseitenflächen der ersten Gatelektrode (410), der zweiten Gateelektrode (420) und der dielektrischen Abdeckung (140) im Wesentlichen koplanar sind.
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