DE10393687B4 - Doppelgatehalbleiterbauelement mit separaten Gates und Verfahren zur Herstellung des Doppelgatehalbleiterbauelements - Google Patents
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Abstract
Halbleiterbauelement (600) mit: einem Substrat; einer isolierenden Schicht (610), die auf dem Substrr auf der isolierenden Schicht (610) ausgebildet ist und mehrere Seitenflächen und eine Oberseitenfläche aufweist; eine dielektrische Schicht (630), die über einer Oberseitenfläche des leitenden Stegs (620) ausgebildet ist, wobei sich die dielektrische Schicht (630) in seitlicher Richtung über den leitenden Steg hinaus erstreckt, wobei der leitende Steg (620) eine Zugverformung aufweist; und einer Opferoxidschicht mit einer Dicke von 20 nm–40 nm, an den beiden Seitenflächen des leitenden Stegs (620), durch die die Zugverformung in der Stegstruktur hervorgerufen wird.
Description
- TECHNISCHES GEBIET
- Die vorliegende Erfindung betrifft Halbleiterbauelemente und Verfahren zur Herstellung von Halbleiterbauelementen. Die vorliegende Erfindung betrifft insbesondere Doppelgatebauelemente.
- STAND DER TECHNIK
- Die zunehmenden Anforderungen für hohe Packungsdichte und verbessertes Leistungsverhalten, die mit integrierten Halbleiterbauelementen mit hoher Integrationsdichte verknüpft sind, erfordern Entwurfsstrukturgrößen, etwa Gatelängen, von unter 100 Nanometer (nm), hohe Zuverlässigkeit und hohen Herstellungsdurchsatz. Die Verringerung der Entwurfsstrukturgrößen unter 100 nm stellen eine Herausforderung für die Grenzen konventioneller Verfahrenstechniken dar.
- Wenn beispielsweise die Gatelänge von konventionellen planaren Metalloxid-Halbleiterfeldeffekttransistoren (MOSFET) auf unter 100 nm reduziert wird, ist es schwierig, Probleme, die mit den Kurzkanaleffekten, etwa übermäßige Leckströme zwischen den Source- und den Drain verknüpft sind, zu überwinden. Ferner machen es die Verringerung der Beweglichkeit und eine Reihe von Prozessproblemen schwierig, konventionelle MOSFETS so in der Größe zu reduzieren, dass diese ständig kleinere Strukturelemente enthalten. Es werden daher neue Bauteilstrukturen erforscht, um das FET-Verhalten zu verbessern, und um eine weitere Größereduzierung der Bauelemente zu ermöglichen.
- Doppelgate-MOSFETS repräsentieren neue Strukturen, die als Kandidaten für die Nachfolge bestehender planarer MOSFETS in Betracht gezogen werden. In mancher Hinsicht bieten die Doppelgate-MOSFETS bessere Eigenschaften als die konventionellen Siliziumvollsubstrat-MOSFETS. Diese Verbesserungen entstehen dadurch, dass der Doppelgate-MOSFET eine Gateelektrode auf beiden Seiten des Kanals anstatt auf nur einer Seite wie in konventionellen MOSFETS aufweist. Wenn es zwei Gates gibt, wird das von dem Drain erzeugte elektrische Feld besser von dem Source-Ende des Kanals abgeschirmt. Ferner können zwei Gates ungefähr zwei mal so viel Strom als ein einzelnes Gate steuern, wodurch sich ein besser definiertes Schaltsignal ergibt.
- Ein FinFET ist eine neuere Doppelgate-Struktur, die ein gutes Kurzkanalverhalten zeigt. Obwohl konventionelle FINFETS als „Doppelgate-” MOSFETS bezeichnet werden, sind die beiden Gates typischerweise physikalisch und elektrisch verbunden und bilden damit ein einzelnes logisch adressierbares Gate. Ein FinFET umfasst einen Kanal, der in einem vertikalen Steg ausgebildet ist. Die FINFET-Struktur kann unter Anwendung von Layout- und Prozesstechniken hergestellt werden, die ähnlich sind zu jenen, die für konventionelle planare MOSFETS verwendet werden.
- Die
US 6 458 662 B1 offenbart ein Verfahren zum Herstellen eines Halbleiterbauteils, das eine asymmetrische Doppelgatestruktur und einen Silizium/Germanium aufweisenden Kanal umfasst. Eine leitende Struktur, die eine Deckschicht aufweist, wird seitlich abgeätzt und die abgeätzten Bereiche anschließend mit Silizium/Germanium-Material aufgefüllt, so dass die Deckschicht die gleiche Breite wie die leitende Stegstruktur aufweist. - Die
DE 198 46 063 A1 offenbart ein Verfahren zum Herstellen eines vertikalen Doppelgate-MOSFET. Eine Maskierungsschicht wird dabei über einem n/p/n-dotierten Schichtstapel gebildet, um den Schichtstapel so zu strukturieren, dass der resultierende leitende Steg die gleichen seitlichen Abmessungen aufweist, wie die Maskierungsschicht. - Die
US 6 396 108 B1 offenbart ein Verfahren zum Herstellen eines Doppelgatestegtransistors, wobei ein dünnes Opferoxid an den Seitenwänden des Steges gebildet wird, um die Seitenwände zu reinigen. - In Hinblick auf die zuvor beschriebene Situation ist es die Aufgabe der vorliegenden Erfindung Techniken bereitzustellen, die geeignet sind das Leistungsverhalten von Doppelgatestegtransistors zu verbessern.
- ÜBERBLICK ÜBER DIE ERFINDUNG
- In Ausführungsformen gemäß der vorliegenden Erfindung wird ein FinFET-Bauelement mit zwei Gates bereitgestellt, die effektiv durch einen leitenden Steg voneinander getrennt sind.
- Die Gates können zum Zwecke der besseren Schaltungsentwurfsflexibilität unabhängig voneinander vorgespannt werden.
- Die Aufgabe der vorliegenden Erfindung wird durch die Vorrichtung nach Anspruch 1 oder das Verfahren nach Anspruch 2 gelöst.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Es wird auf die beigefügten Zeichnungen Bezug genommen, in denen Elemente mit gleichen Bezugszeichen durchwegs gleiche Elemente repräsentieren.
-
1 ist eine Querschnittsansicht zur Darstellung beispielhafter Schichten, die zur Herstellung eines Stegs eines konventionellen Doppelgatestegtransistors, der in einer ähnlichen Form z. B. in derUS 6 458 662 B1 gezeigt ist, verwendet werden können. -
2a zeigt schematisch eine Draufsicht einer Stegstruktur eines konventionellen Doppelgatestegtransistors. -
2b ist ein Querschnitt, der die Stegstruktur des Doppelgatestegtransistors aus2a zeigt. -
3 ist ein Querschnitt, der das Herstellen einer Gatedielektrikumsschicht und eines Gatematerials auf dem Bauteil aus2b zeigt. -
4 ist ein Querschnitt, der das Einebnen des Gatematerials aus3 zeigt. -
5 zeigt schematisch eine Draufsicht des Halbleiterbauelements aus4 . -
6a bis6d sind Querschnittsansichten, die das Erzeugen von Zugverformung in einem Steg gemäß einer Ausführungsform der vorliegenden Erfindung zeigen. -
7a bis7f sind eine Draufsicht und Querschnittsansichten, die die Herstellung eines vollständig silizidierten Gates in einem FinFET gemäß eines erläuternden Beispiels zeigen. - Die folgende detaillierte Beschreibung der Erfindung nimmt Bezug auf die begleitenden Zeichnungen. Es werden die gleichen Bezugszeichen in unterschiedlichen Zeichnungen verwendet, um gleiche oder ähnliche Elemente zu kennzeichnen.
- In Ausführungsformen, die mit der vorliegenden Erfindung im Einklang sind, werden Doppelgate-FinFET-Bauelemente und Verfahren zur Herstellung dieser Bauelemente bereitgestellt. Die Gates in den FinFET-Bauelementen, die gemäß der vorliegenden Erfindung hergestellt sind, sind effektiv voneinander getrennt und können separat mit Vorspannung beaufschlagt werden.
-
1 zeigt den Querschnitt eines Halbleiterbauelements100 , das mit einem ähnlichen Aufbau auch aus dem Stand der Technik, z. B derUS 6 458 662 B1 , bekannt ist. Gemäß1 umfasst das Halbleiterbauelement100 eine Silizium-auf-Isolator-(SOI)Struktur, die ein Siliziumsubstrat110 , eine vergrabene Oxidschicht120 und eine Siliziumschicht130 auf der vergrabenen Oxidschicht120 aufweist. Die vergrabene Oxidschicht120 und die Siliziumschicht130 können auf dem Substrat110 in konventioneller Weise hergestellt sein. - In einer beispielhaften Ausführungsform kann die vergrabene Oxidschicht
120 Siliziumdioxid aufweisen und kann eine Dicke im Bereich von ungefähr 100 nm (1000 Angstrom) bis ungefähr 300 nm (3000 Angstrom) aufweisen. Die Siliziumschicht130 kann monokristallines oder polykristallines Silizium mit einer Dicke im Bereich von ungefähr 30 nm (300 Angstrom) bis ungefähr 150 nm (1500 Angstrom) aufweisen. Die Siliziumschicht130 wird verwendet, um eine Stegstruktur für ein Doppelgate-Transistorelement herzustellen, wie es nachfolgend detaillierter beschrieben ist. - In alternativen Ausführungsformen gemäß der vorliegenden Erfindung können das Substrat
110 und die Schicht130 andere Halbleitermaterialien, etwa Germanium, Mischungen aus Halbleitermaterialien, etwa Silizium-Germanium, aufweisen. Die vergrabene Oxidschicht120 kann ebenso andere dielektrische Materialien enthalten. - Eine dielektrische Schicht
140 , etwa eine Siliziumnitridschicht oder Siliziumoxidschicht (beispielsweise SiO2), kann über der Siliziumschicht130 ausgebildet sein, um als eine schützende Deckschicht während nachfolgender Ätzprozesse zu dienen. In einer beispielhaften Ausführungsform ist die dielektrische Schicht140 mit einer Dicke im Bereich von ungefähr 15 nm (150 Angstrom) bis ungefähr 60 nm (600 Angstrom) abgeschieden. Anschließend wird ein Photolackmaterial abgeschieden und strukturiert, um eine Photolackmaske150 für die nachfolgende Bearbeitung zu bilden. Der Photolack kann in beliebiger konventioneller Weise abgeschieden und strukturiert werden. - Das Halbleiterbauelement
100 kann dann geätzt werden und die Photolackmaske150 wird entfernt. In einer beispielhaften Ausführungsform wird die Siliziumschicht130 in konventioneller Weise geätzt, wobei das Ätzen an der vergrabenen Oxidschicht120 anhält, um einen Steg zu bilden. Nach der Herstellung des Stegs werden Source- und Draingebiete benachbart zu den entsprechenden Enden des Stegs ausgebildet. Beispielsweise wird in einer anschaulichen Ausführungsform eine Schicht aus Silizium, Germanium oder einer Kombination aus Silizium und Germanium abgeschieden, strukturiert und in konventioneller Weise geätzt, um Source- und Drain-Gebiete zu bilden. -
2a zeigt schematisch die Draufsicht auf eine Stegstruktur auf dem Halbleiterbauelement100 , die in dieser Weise hergestellt ist. Ein Sourcegebiet200 und ein Draingebiet230 können benachbart zu Enden des Stegs210 auf der vergrabenen Oxidschicht120 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung ausgebildet sein. -
2b ist ein Querschnitt entlang der Linie A-A' in2a , in der die Stegstruktur gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung dargestellt ist. Die dielektrische Schicht140 und die Siliziumschicht130 sind geätzt, um den Steg210 zu bilden. Der Steg210 kann Silizium130 und eine dielektrische Abdeckung140 aufweisen. -
3 ist ein Querschnitt, der die Herstellung einer Gatedielektrikumsschicht und eines Gatematerials auf dem Steg210 zeigt. Eine dielektrische Schicht wird auf dem Steg210 gebildet. Beispielsweise kann eine dünne Oxidschicht310 thermisch auf dem Steg210 aufgewachsen werden, wie dies in4 gezeigt ist. Die Oxidschicht310 kann mit einer Dicke von ungefähr 1 nm (10 Angstrom) bis ungefähr 5 nm (50 Angstrom) aufgewachsen werden und kann auf den freigelegten Seitenflächen des Siliziums130 in dem Steg210 gebildet werden, um als eine dielektrische Schicht für eine nachfolgend ausgebildete Gateelektrode zu dienen. Ähnlich zu der Oxidschicht310 kann die dielektrische Abdeckung140 als elektrische Isolierung für die Oberseitenfläche des Stegs210 dienen. - Eine Gatematerialschicht
320 wird über dem Halbleiterbauelement100 nach der Herstellung der Oxidschicht310 abgeschieden. Die Gatematerialschicht320 kann das Material für die nachfolgend gebildete Gateelektrode aufweisen. In einer beispielhaften Ausführungsform kann die Gatematerialschicht320 Polysilizium aufweisen, das unter Anwendung konventioneller chemischer Dampfabscheidung (CVD) mit einer Dicke im Bereich von 30 nm (300 Angstrom) bis ungefähr 150 nm (1500 Angstrom) abgeschieden wird. Alternativ können andere Halbleitermaterialien, etwa Germanium oder Mischungen aus Silizium und Germanium oder diverse Metalle als das Gatematerial verwendet werden. - Es können zwei Gates in der Gatematerialschicht
320 mittels Lithographie (beispielsweise Photolithographie) definiert werden. Die Gatematerialschicht320 kann selektiv geätzt werden, um eine Gatestruktur aus der Gatematerialschicht320 auf dem Bauelement100 zu bilden. Durch das Herstellen der Gatestruktur in dieser Weise kann etwas Gatematerial320 auf der Oberseite der dielektrischen Abdeckung140 zurückbleiben, wie dies beispielsweise in3 gezeigt ist. -
4 ist eine Querschnittsansicht, die das Einebnen des Gatematerials320 zeigt. Überschüssiges Gatematerial kann entfernt werden (beispielsweise von der dielektrischen Abdeckung140 ), um das Steggebiet des Halbleiterbauelements100 einzuebnen. Beispielsweise kann ein chemisch-mechanisches Polieren (CMP) ausgeführt werden, so dass das Gatematerial (d. h. die Schicht320 ) in vertikaler Richtung bündig oder nahezu bündig ist mit der dielektrischen Abdeckung140 , wie in4 gezeigt ist. - Gemäß
4 grenzt die Gatematerialschicht320 in dem Kanalgebiet des Halbleiterbauelements100 an den Steg210 an den beiden Seitenflächen an, um ein erstes Gate410 und ein zweites Gate420 zu bilden. Die Oberseitenfläche des Stegs210 ist jedoch von der dielektrischen Abdeckung140 bedeckt. Diese Struktur ist auch in5 gezeigt, in der eine Draufsicht des Halbleiterbauelements100 entsprechend der vorliegenden Erfindung gezeigt ist. In5 sind das erste Gate410 und das zweite Gate420 benachbart zu dem Steg210 gezeigt, ohne diesen zu bedecken. - Die Gatematerialschicht
320 kann dann strukturiert und geätzt werden, um die beiden Gateelektroden zu bilden. Wie in5 gezeigt ist, umfasst das Halbleiterbauelement100 eine Doppelgate-Struktur mit Gateelektroden510 und520 . Die Gateelektroden510 und520 sind effektiv durch den Steg210 getrennt und können separat mit Vorspannung beaufschlagt werden, wie dies nachfolgend detaillierter erläutert ist. Das Gatedielektrikum310 (4 ), das die Seitenflächen des Stegs210 umgibt, ist der Einfachheit halber in5 nicht gezeigt. Das Source/Drain-Gebiet220 bzw.230 kann dann dotiert werden. Beispielsweise können n- oder p-Verunreinigungen in die Source/Drain-Gebiete220 und230 eingeführt werden. Die speziellen Implantationsmengen und Energien können auf der Grundlage der speziellen Erfordernisse der fertiggestellten Bauelemente ausgewählt werden. Der Fachmann ist in der Lage, den Source/Drain-Implantationsprozess auf der Grundlage der Schaltungserfordernisse zu optimieren und derartige Schritte sind hierin nicht offenbart, um die vorliegende Erfindung nicht unnötig zu verdunkeln. Des weiteren können funktional Seitenwandabstandselemente (nicht gezeigt) vor der Sourc/Drain-Ionenimplantation hergestellt werden, um die Position der Source/Drain-Übergänge auf der Grundlage der speziellen Schaltungserfordernisse zu steuern. Es kann dann eine Aktivierungsausheizung ausgeführt werden, um die Source/Drain-Gebiete220 und230 zu aktivieren. - Wie in
5 gezeigt ist, sind die Gateelektrode510 und die Gatelektrode520 physikalisch und elektrisch voneinander getrennt. Gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung kann jede der Gatelektroden510 und520 separat mit unterschiedlichen Spannungen bei Verwendung in einer Schaltung beaufschlagt werden. Die Fähigkeit, die Gates410 und420 (über die Gatelektroden510 und520 ) unabhängig mit Spannung zu beaufschlagen, erhöht die Flexibilität der Schaltungsgestaltung unter Verwendung des Halbleiterbauelements100 . - Das in
5 gezeigte resultierende Halbleiterbauelement100 ist ein Doppelgate-Bauelement mit einem ersten Gate410 und einem zweiten Gate420 . Die Gatematerialschicht320 (3 und4 ) stößt an zwei Oberflächen des Stegs210 an. Der Steg210 kann ferner die dielektrische Abdeckung140 behalten, die den Steg210 während des Gateätzens schützt. - Die Gates
410 und420 sind auch effektiv durch den Steg210 getrennt und können separat (über die entsprechenden Gateelektroden510 und520 ) gemäß den speziellen Schaltungserfordernissen des Bauelements100 mit Spannung beaufschlagt werden. Diese separate Doppelgate-Struktur liefert eine erhöhte Flexibilität während der Schaltungsgestaltung im Vergleich zu konventionellen FinFETs, die eine einzelne Gateverbindung enthalten. - Somit wird ein Doppelgate-FinFET-Bauelement mit zwei separaten Gates in dem Kanalgebiet des Bauelements gebildet. Vorteilhafterweise zeigt die resultierende Struktur ein gutes Kurzkanalverhalten. Ferner liefert die vorliegende Erfindung eine höhere Flexibilität und kann einfach in den konventionellen Prozessablauf mit eingebaut werden.
- Erfindungsgemäß wird eine Zugverformung in dem Steg eines FinFETs hervorgerufen.
6a bis6d sind Querschnittsansichten, die das Erzeugen von Zugverformung in einem Steg gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.6a zeigt den Querschnitt eines Halbleiterbauelements600 . Gemäß6a kann das Bauelement600 eine vergrabene Oxidschicht (BOX)610 , einen Steg620 und eine SiO2-Abdeckung630 aufweisen. Die Elemente610 bis630 können so hergestellt werden, wie dies zuvor mit Bezug zu den1 bis2b beschrieben ist. Der Steg620 kann Silizium, Germanium oder eine Mischung aus Silizium und Germanium aufweisen. - Eine dicke Opferoxidschicht
640 kann thermisch auf dem Steg620 aufgewachsen werden, wie dies in6b gezeigt ist. Das Aufwachsen der dicken (beispielsweise 20–40 nm (200–400 Angstrom)) Opferoxidschicht640 kann eine Zugverformung in dem Steg620 hervorrufen. Die Opferoxidschicht640 kann dann abgetragen werden und es kann eine dünne Gateoxidschicht650 aufgewachsen werden, wie dies in6c gezeigt ist. Es wird dann Gatematerial660 über dem Steg620 abgeschieden, wie in6d gezeigt ist. Sodann kann ein FinFET aus der Struktur in6d in typischer Weise hergestellt werden. Der Steg620 in einem derartigen FinFET besitzt eine Zugverformung, die dem Steg620 Qualitäten verleiht, die der Fachmann zu bewerten weiß. - In einem erläuternden Beispiel kann ein FinFET mit einem vollständig silizidierten Gate wünschenswert sein. Ein derartiger FinFET kann ein eingebautes Metallgate aufweisen, das einen Polysilizium-Verarmungseffekt vermeidet und hilft, eine geeignete Schwellwertspannung für den FinFET zu erreichen.
7a und7b sind Ansichten, die einen beispielhaften Prozessablauf zur Herstellung eines FinFETS mit einem vollständig silizidierten Gate zeigen. Gemäß7a umfasst ein Bauelement700 einen Steg710 , ein Sourcegebiet720 und ein Draingebiet730 . Diese Schichten/Strukturen können so hergestellt werden, wie dies zuvor mit Bezug zu den1 bis2b beschrieben ist. Wie in7b gezeigt ist, weist der Steg710 eine Oberseitenoxidabdeckung740 und ein Gateoxid750 , das eine Siliziumstruktur umgibt, auf. Der Steg710 kann auf einer vergrabenen Oxidschicht (BOX)705 hergestellt sein. - Eine dünne Polysiliziumschicht
760 kann auf dem Steg710 abgeschieden sein, wie in7c gezeigt ist. Anschließend wird eine dicke unten liegende antireflektierende Schicht (BARC)770 abgeschieden, wie in7d gezeigt ist. Das Gategebiet und Kontaktbereiche780 können dann strukturiert und geätzt werden, wie dies in7e von oben aus gezeigt ist. - Source- und Drain-Gebiete
720 und730 können mit Ionen beschossen werden, ohne dass die BARC-Schicht770 entfernt wird. Somit werden die verwendeten Dotierstoffe durch die BARC-Schicht770 an einem Eindringen in das Kanalgebiet (beispielsweise der Steg710 ) gehindert. - Die BARC-Schicht
770 wird entfernt und das Polysilizium760 wird vollständig in Silizid umgewandelt, um ein Metallgate780 zu bilden, wie es in den7e und7f gezeigt ist. Das Gatematerial710 kann ferner in ähnlicher Weise eingeebnet werden, wie dies auch zuvor mit Bezug zu4 beschrieben ist. - In den vorhergehenden Beschreibungen sind diverse spezifische Details dargelegt, etwa spezielle Materialien, Strukturen, Chemikalien, Prozesse, etc., um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Die vorliegende Erfindung kann jedoch ohne die hierin dargestellten spezifischen Details praktiziert werden. In anderen Fällen sind gut bekannte Prozessstrukturen nicht detaillierter beschrieben, um nicht die vorliegende Erfindung unnötig zu verdunkeln.
- Die dielektrischen und leitenden Schichten, die zum Herstellen eines Halbleiterbauelements gemäß der vorliegenden Erfindung verwendet werden, können durch konventionelle Abscheideverfahren aufgebracht werden. Beispielsweise können Metallisierungstechniken, etwa diverse Arten von CVD-Prozessen einschließlich CVD bei geringem Druck (LPCVD) und verstärktes CVD (ECVD) angewendet werden.
- Die vorliegende Erfindung ist für das Herstellen von Doppelgate-Halbleiterbauelementen und insbesondere für FinFET-Bauelemente mit Entwurfsgrößen von 100 nm und darunter anwendbar. Die Erfindung ist anwendbar auf die Herstellung beliebiger diverser Arten von Halbleiterbauelementen und daher wurden Details davon nicht dargelegt, um die vorliegende Erfindung nicht unnötig zu verdunkeln. Beim Praktizieren der vorliegenden Erfindung werden konventionelle Photolithographie- und Ätzverfahren eingesetzt und daher sind die Details derartiger Verfahren hierin nicht detaillierter beschrieben.
Claims (3)
- Halbleiterbauelement (
600 ) mit: einem Substrat; einer isolierenden Schicht (610 ), die auf dem Substrat ausgebildet ist; einem leitenden Steg (620 ), der auf der isolierenden Schicht (610 ) ausgebildet ist und mehrere Seitenflächen und eine Oberseitenfläche aufweist; eine dielektrische Schicht (630 ), die über einer Oberseitenfläche des leitenden Stegs (620 ) ausgebildet ist, wobei sich die dielektrische Schicht (630 ) in seitlicher Richtung über den leitenden Steg hinaus erstreckt, wobei der leitende Steg (620 ) eine Zugverformung aufweist; und einer Opferoxidschicht mit einer Dicke von 20 nm–40 nm, an den beiden Seitenflächen des leitenden Stegs (620 ), durch die die Zugverformung in der Stegstruktur hervorgerufen wird. - Verfahren zur Herstellung eines Halbleiterbauelements (
600 ) mit: Bereitstellen einer isolierenden Schicht (610 ) auf einem Substrat; Bilden einer Stegstruktur (620 ) auf der isolierenden Schicht (610 ), wobei die Stegstruktur (620 ) eine erste Seitenfläche, eine zweite Seitenfläche und eine Oberseitenfläche aufweist, wobei über der Oberseitenfläche eine dielektrischen Schicht (630 ) angeordnet ist; Ausbilden und Entfernen einer Opferoxidschicht (640 ) mit einer Dicke von 20 nm–40 nm an den ersten und zweiten Seitenflächen, sodass eine Zugverformung in der Stegstruktur (620 ) hervorgerufen wird; Bilden von Source- und Drain-Gebieten (220 ,230 ) an Enden der Stegstruktur (620 ); Abscheiden eines Gatematerials (320 ) über der Stegstruktur (620 ), wobei das Gatematerial (310 ) die Oberseitenfläche und die erste und zweite Seitenfläche umgibt; Ätzen des Gatematerials (320 ), um eine erste Gateelektrode (410 ) und eine zweite Gateelektrode (420 ) an gegenüberliegenden Seiten des Stegs (210 ) zu bilden; und Einebnen des abgeschiedenen Gatematerials (320 ) in der Nähe des Stegs. - Verfahren nach Anspruch 2, wobei das Einebnen umfasst: Polieren des Gatematerials (
320 ) so, dass kein Gatematerial (320 ) über der dielektrischen Schicht (140 ) verbleibt.
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