DE10327929A1 - Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

Halbleitervorrichtung und Verfahren zu deren Herstellung Download PDF

Info

Publication number
DE10327929A1
DE10327929A1 DE10327929A DE10327929A DE10327929A1 DE 10327929 A1 DE10327929 A1 DE 10327929A1 DE 10327929 A DE10327929 A DE 10327929A DE 10327929 A DE10327929 A DE 10327929A DE 10327929 A1 DE10327929 A1 DE 10327929A1
Authority
DE
Germany
Prior art keywords
layer
soi
type
channel
soi layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10327929A
Other languages
English (en)
Inventor
Shigenobu Maeda
Shigeto Maegawa
Takuji Matsumoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of DE10327929A1 publication Critical patent/DE10327929A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

Es wird eine Halbleitervorrichtung bereitgestellt, welche auf einem Halbleitersubstrat ausgebildet ist und es ermöglicht, das Merkmal des Halbleitersubstrats wirksam auszunutzen. Es wird auch ein Verfahren zu deren Herstellung bereitgestellt. Ein N-Kanal-MOS-Transistor mit einer Körperschicht (3a) des P-Typs und eine aktive Schicht (6) des P-Typs zum Anlegen von Körperspannung, welche mit der Körperschicht (3a) des P-Typs in Kontakt ist, sind auf einem SOI-Substrat ausgebildet, welches so ausgebildet ist, dass es eine Kristallrichtung <110> eines Trägersubstrats (1) mit einer Kristallrichtung <100> einer SOI-Schicht (3) ausrichtet. Eine Bahn, die die Körperschicht (3a) des P-Typs mit der aktiven Schicht (6) des P-Typs zum Anlegen von Körperspannung verbindet, ist parallel zur Kristallrichtung <100> der SOI-Schicht (3) ausgerichtet. Da die Löcherbeweglichkeit in der Kristallrichtung <100> größer ist, kann ein parasitärer Widerstand (Ra, Rb) in der vorgenannten Bahn gesenkt werden. Dies beschleunigt eine Spannungsübertragung zur Körperschicht (3a) des P-Typs und verbessert eine Spannungsfestsetzungsfähigkeit in der Körperschicht (3a) des P-Typs.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, die auf einem Halbleitersubstrat ausgebildet ist, und auf ein Verfahren zu deren Herstellung.
  • Ein Beispiel einer herkömmlichen Halbleitervorrichtung ist ein P-Kanal-MOS-Transistor (MOS – Meta/Oxide Semiconductor), der auf einem SOI-Substrat (SOI – Silicon On Insulator oder Semiconductor On Insulator) ausgebildet ist.
  • In dem SOI-Substrat sind ein Trägersubstrat wie ein Siliziumsubstrat, eine Oxiddünnschicht und eine SOI-Schicht in dieser Reihenfolge übereinander angeordnet. Der P-Kanal-MOS-Transistor umfasst eine Gateelektrode, eine Gateisolierschicht und aktive Source-/Drainschichten des P-Typs.
  • Bei der Ausbildung des P-Kanal-MOS-Transistors auf dem SOI-Substrat wird ein mehrlagiger Aufbau der Gateelektrode und der Gateisolierschicht auf der Oberfläche der SOI-Schicht gebildet, und die aktiven Source-/Drainschichten werden in der SOI-Schicht ausgebildet, um die Gateelektrode sandwichartig einzuschließen.
  • Eine herkömmliche Halbleitervorrichtung wurde im Allgemeinen so ausgelegt, dass eine Richtung eines Kanals zwischen Source und Drain eines MOS-Transistors parallel zu einer Kristallrichtung <110> (Orientierung) eines Halbleiterwafers ausgerichtet ist.
  • Ist die Kanalrichtung jedoch parallel zu einer Kristallrichtung <100> ausgerichtet, anstatt parallel zur Kristallrichtung <110> zu sein, können die Transistoreigenschaften schwanken. Konkreter ausgedrückt war bekannt, dass die parallel zur Kristallrichtung <100> ausgerichtete Kanalrichtung zu einer ca. 15%-igen Verbesserung der Stromsteuerungsfähigkeit eines P-Kanal-MOS-Transistors und auch zu einem reduzierten Kurzschlusskanaleffekt führt (siehe japanische Patentveröffentlichung Nr. 2002-134374).
  • Als Grund für die verbesserte Stromsteuerungsfähigkeit wird die Löcherbeweglichkeit angesehen, die in der Kristallrichtung <100> größer ist als in der Kristallrichtung <110>, und der Grund für den reduzierten Kurzschlusskanaleffekt wird darin gesehen, dass bei der Kristallrichtung <100> ein geringerer Bordiffusionskoeffizient herrscht als in der Kristallrichtung <110>.
  • Somit sollte also auch bei der Ausbildung des P-Kanal-MOS-Transistors auf dem SOI-Substrat die Kanalrichtung darin parallel zur Kristallrichtung <100> der SOI-Schicht ausgerichtet sein. Dazu sollte beispielsweise ein SOI-Substrat verwendet werden, welches so ausgebildet ist, dass eine Kristallrichtung <100> der SOI-Schicht auf der Oberflächenseite mit einer Kristallrichtung <110> des Trägersubstrats ausgerichtet ist, und auf der Oberfläche dieses SOI-Substrats sollte eine Vorrichtung wie ein P-Kanal-MOS-Transistor ausgebildet sein.
  • Im Falle von Wafern (100) ist eine Kristallebene {110} eine Spaltungsebene. Wenn eine Kristallrichtung <100> eines Wafers für die SOI-Schicht mit einer Kristallrichtung <110> eines Wafers für das Trägersubstrat zum Kontaktieren ausgerichtet wird, kann somit ein kompletter, ganzer Wafer beim Spalten für Test- und Forschungszwecke entlang der Spaltungsebene des Wafers für das Trägersubstrat gespalten werden, was einen großen Teilbereich der kompletten Waferdicke ausmacht. Dies bringt den Vorteil, dass ein Abschnitt des Trägersubstrats entlang der Kristallrichtung <110> und ein Abschnitt der SOI-Schicht entlang der Kristallrichtung <100> gleichzeitig freigelegt werden können.
  • Solch ein Verfahren des Ausrichtens der Kristallrichtung <100> und der SOI-Schicht mit der Kristallrichtung <110> des Trägersubstrats wurde beispielsweise in den japanischen Patentveröffentlichungen Nr. 2002-134374 und 7-335511 offenbart.
  • Weitere Referenzinformation aus dem Stand der Technik bezüglich der Erfindung dieser Anmeldung umfasst die folgenden unpatentierten Bezugsschriften: (1) Y. Hirano et al., „Bulk-Layout-Compatible 0,18 μm SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation (PTI)", USA, IEEE 1999 SOI conf., S. 131 – 132; (2) S. Maeda et al., „Suppression of Delay Time Instability on Frequency Using Field Shield Isolation Technology for Deep Sub-Micron SOI Circuits", USA, IEDM, 1996, S. 129 – 132; und (3) L.-J. Nung et al., „Carrier Mobility Enhancement in Strained Si-On-Insulator Fabricated by Wafer Bonding", USA, Symposium 2001 über VLSI-Technologie, S. 57 – 58.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Aus Gründen wie verbesserter Stromsteuerungsfähigkeit eignet sich ein SOI-Substrat, das so ausgebildet ist, dass es eine Kristallrichtung <100> einer SOI-Schicht mit einer Kristallrichtung <110> eines Trägersubstrats ausrichtet, zur Ausbildung eines P-Kanal-MOS-Transistors, aber der P-Kanal-MOS-Transistor ist nicht die einzige Halbleitervorrichtung, die die Merkmale eines solchen SOI-Substrats wirksam ausnutzen kann.
    •
  • Es ist deshalb eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, welche auf einem Halbleitersubstrat ausgebildet und in der Lage ist, die Merkmale des Halbleitersubstrats wirksam auszunutzen, und ein Verfahren zu deren Herstellung bereitzustellen.
  • Nach einem ersten Aspekt der Erfindung umfasst die Halbleitervorrichtung ein SOI-Substrat (SOI – Semiconductor on Insulator), einen N-Kanal-MIS-Transistor (MIS – Metal Insulator Semiconductor) und eine aktive Schicht des P-Typs zum Anlegen von Körperspannung. In dem SOI-Substrat sind ein Trägersubstrat, eine Oxiddünnschicht und eine SOI-Schicht in dieser Reihenfolgen übereinander angeordnet, und das Trägersubstrat und die SOI-Schicht haben im Hinblick aufeinander unterschiedliche Kristallausrichtungen. Der N-Kanal-MIS-Transistor umfasst eine auf der SOI-Schicht ausgebildete Gateisolierschicht, eine auf der Gateisolierschicht ausgebildete Gateelektrode, eine angrenzend an die Gateelektrode in der SOI-Schicht ausgebildete aktive Source-/Drainschicht des N-Typs, und eine zumindest unter der Gateelektrode in der SOI-Schicht ausgebildete Körperschicht des P-Typs.. Die aktive Schicht des P-Typs zum Anlegen von Körperspannung ist in der SOI-Schicht ausgebildet und mit der Körperschicht des P-Typs in Kontakt. Eine Bahn, die die Körperschicht des P-Typs mit der aktiven Schicht des P-Typs zum Anlegen von Körperspannung verbindet, ist parallel zu einer Kristallrichtung <100> der SOI-Schicht ausgerichtet.
  • Da das Trägersubstrat und die SOI-Schicht im SOI-Substrat im Hinblick aufeinander unterschiedliche Kristallausrichtungen haben, kann die auf dem SOI-Substrat ausgebildete Halbleitervorrichtung in Ausrichtung mit der Kristallorientierung der SOI-Schicht angeordnet werden, welche zur Verbesserung der Eigenschaften der Halbleitervorrichtung eingestellt ist, und es kann auch ohne Weiteres zum Zeitpunkt des Spaltens für Test- und Forschungszwecke ein zu dieser Kristallorientierung paralleler Abschnitt erzielt werden. Darüber hinaus ist die Bahn, die die Körperschicht des P-Typs mit der aktiven Schicht des P-Typs zum Anlegen von Körperspannung verbindet, parallel zur Kristallorientierung <100> der SOI-Schicht ausgerichtet. Da die Löcherbeweglichkeit in der Kristallrichtung <100> größer ist, kann das Anlegen von Spannung über die aktive Schicht des P-Typs zum Anlegen von Körperspannung an die Körperschicht des P-Typs die Spannungsübertragung zur Körperschicht des P-Typs beschleunigen und die Spannungsfestsetzungsfähigkeit in der Körperschicht des P-Typs verbessern. Die verbesserte Spannungsfestsetzungsfähigkeit fördert die Schaltungsstabilität, wodurch niederfrequentes Rauschen reduziert wird. Dies führt zu verbesserten linearen Kennlinien der Halbleitervorrichtung und einem verbesserten Heißleiterwiderstand. Hier kann eine Spaltung ohne Weiteres einen Abschnitt entlang der Kanalbreite oder -länge des N-Kanal-MOS-Transistors mit verbesserter Spannungsfestsetzungsfähigkeit erzeugen.
  • Nach einem zweiten Aspekt der vorliegenden Erfindung umfasst die Halbleitervorrichtung ein SOI-Substrat (SOI – Semiconductor on Insulator), einen MIS-Kondensator (MIS – Metal Insulator Semiconductor) und eine aktive Schicht des P-Typs. In dem SOI-Substrat sind ein Trägersubstrat, eine Oxiddünnschicht und eine SOI-Schicht (SOI – Semiconductor on Insulator) in dieser Reihenfolge übereinander angeordnet, und das Trägersubstrat und die SOI-Schicht haben im Hinblick aufeinander unterschiedliche Kristallausrichtungen. Der MIS-Kondensator umfasst eine auf der SOI-Schicht ausgebildete Gateisolierschicht, eine auf der Gateisolierschicht ausgebildete Gateelektrode, und eine zumindest unter der Gateelektrode in der SOI-Schicht ausgebildete Körperschicht des P-Typs. Die aktive Schicht des P-Typs ist in der SOI-Schicht ausgebildet und elektrisch an die Körperschicht des P-Typs angeschlossen. Eine Bahn, die die Körperschicht des P-Typs mit der aktiven Schicht des P-Typs verbindet, ist parallel zu einer Kristallrichtung <100> der SOI-Schicht ausgerichtet.
  • Da das Trägersubstrat und die SOI-Schicht im SOI-Substrat im Hinblick aufeinander unterschiedliche Kristallorientierungen haben, kann die Kristallorientierung der SOI-Schicht zur Verbesserung der Kennlinien der auf dem SOI-Substrat ausgebildeten Halbleitervorrichtung eingestellt werden, und auch das ganze SOI-Substrat kann zum Zeitpunkt der Spaltung für Test- und Forschungszwecke entlang einer Spaltungsebene des Trägersubstrats geteilt werden. Darüber hinaus ist die Bahn, die die Körperschicht des P-Typs mit der aktiven Schicht des P-Typs zum Anlegen einer Körperspannung verbindet, parallel zur Kristallorientierung <100> der SOI-Schicht ausgerichtet. Da die Löcherbeweglichkeit in der Kristallrichtung <100> größer ist, kann das Anlegen von Spannung über die aktive Schicht des P-Typs an die Körperschicht des P-Typs die Spannungsübertragung zur Körperschicht des P-Typs beschleunigen und die Spannungsfestsetzungsfähigkeit in der Körperschicht des P-Typs verbessern. Hier kann eine Spaltung ohne Weiteres einen Abschnitt entlang einer Richtung der Bahn erzeugen, die die Körperschicht des P-Typs mit der aktiven Schicht des P-Typs des MIS-Kondensators mit verbesserter Spannungsfestsetzungsfähigkeit verbindet.
  • Nach einem dritten Aspekt der vorliegenden Erfindung umfasst die Halbleitervorrichtung ein SOI-Substrat (SOI – Semiconductor on Insulator), einen MIS-Transistor (MIS – Metal Insulator Semiconductor) und eine weitere Vorrichtung. In dem SOI-Substrat sind ein Trägersubstrat, eine Oxiddünnschicht und eine SOI-Schicht (SOI – Semiconductor on Insulator) in dieser Reihenfolge übereinander angeordnet, und das Trägersubstrat und die SOI-Schicht haben im Hinblick aufeinander unterschiedliche Kristallausrichtungen. Der MIS-Kondensator umfasst eine auf der SOI-Schicht ausgebildete Gateisolierschicht und angrenzend an die Gateelektrode in der SOI-Schicht eine aktive Source-/Drainschicht. Die weitere Vorrichtung ist auf der SOI-Schicht ausgebildet. Source und Drain des MIS-Transistors sind kurzgeschlossen. Der Drainanschluss des MIS-Transistors ist an einen Signaleingang oder -ausgang der weiteren Vorrichtung angeschlossen. Eine Kanalrichtung im MIS-Transistor ist parallel zu einer Kristallrichtung <100> des MIS-Transistors ausgerichtet.
  • Da das Trägersubstrat und die SOI-Schicht im SOI-Substrat im Hinblick aufeinander unterschiedliche Kristallorientierungen haben, kann die Kristallorientierung der SOI-Schicht zur Verbesserung der Kennlinien der auf dem SOI-Substrat ausgebildeten Halbleitervorrichtung eingestellt werden, und auch das ganze SOI-Substrat kann zum Zeitpunkt der Spaltung für Test- und Forschungszwecke entlang einer Spaltungsebene des Trägersubstrats geteilt werden. Da darüber hinaus Source- und Gate- anschluss des MIS-Transistors kurzgeschlossen sind und der Drainanschluss an den Signaleingang oder -ausgang der weiteren Vorrichtung angeschlossen ist, kann der MIS-Transistor als Schutzvorrichtung fungieren, um zu verhindern, dass die weitere Vorrichtung durch Stoßströme zerstört wird. Darüber hinaus ist die Kanalrichtung im MIS-Transistor parallel zur Kristallorientierung <100> der SOI-Schicht ausgerichtet. Da die Löcherbeweglichkeit in der Kristallrichtung <100> größer ist, kann sich bei einem N-Kanal-MIS-Transistor, selbst wenn in der Körperschicht des P-Typs des N-Kanal-MIS-Transistors Stoßionisierung auftritt und sich Löcher/Elektronen-Paare bilden, die einen Stromfluss verursachen, der Strom rasch in der Körperschicht des P-Typs ausbreiten. Dadurch wird eine gleichmäßige Stromverteilung erzielt und ein Widerstand in der Körperschicht des P-Typs reduziert, ohne dass ein lokaler Stromfluss verursacht wird. Dementsprechend ist es möglich, wenn Stoßströme durch den N-Kanal-MIS-Transistor fließen, einen Spannungsabfall zu senken, der durch Stoßionisierungsströme verursacht wird, die durch einen aus der Source, dem Drain und dem Körper des N-Kanal-MIS-Transistors ausgebildeten parasitären Bipolartransistor fließen, und den elektrostatischen Entladungswiderstand zu vergrößern. Wenn ein Stoßstrom durch den MIS-Transistor fließt, kann bei einem P-Kanal-MS-Transistor Strom über den P-Kanal mit niedrigem Widerstand fließen. Hier kann eine Spaltung ohne Weiteres Abschnitte entlang der Kanalbreiten oder -längen des N-Kanal-MIS-Transistors mit erhöhtem elektrostatischem Entladungswiderstand und dem P-Kanal-MIS-Transistor mit niedrigem Widerstand gegen Stromfluss erzeugen.
  • Nach einem vierten Aspekt der vorliegenden Erfindung umfasst die Halbleitervorrichtung ein SOI-Substrat (SOI – Semiconductor on Insulator) und einen MIS-Transistor (MIS – Metal Insulator Semiconductor). Im SOI-Substrat sind ein Trägersubstrat, eine Oxiddünnschicht und eine SOI-Schicht in dieser Reihenfolge übereinander angeordnet, und das Trägersubstrat und die SOI-Schicht haben im Hinblick aufeinander unterschiedliche Kristallausrichtungen. Der MIS-Transistor umfasst eine auf der SOI-Schicht ausgebildete Gateisolierschicht, eine auf der Gateisolierschicht ausgebildete Gateelektrode und angrenzend an die Gateelektrode in der SOI-Schicht eine aktive Source-/Drainschicht. Indem eine erste Halbleiterschicht in einem Kanalbildungsbereich in der SOI-Schicht, wo ein Kanal gebildet wird, ausgebildet wird, und eine zweite Halbleiterschicht in einem angrenzenden Bereich des Kanalbildungsbereichs in der SOI-Schicht ausgebildet wird, wird eine Gitterkonstante der ersten Halbleiterschicht in etwa gleich einer Gitterkonstante der zweiten Halbleiterschicht ausgelegt. Eine Kanalrichtung des MIS-Transistors ist parallel zu einer Kristallrichtung <100> der SOI-Schicht ausgerichtet.
  • Da die Gitterkonstante der ersten Halbleiterschicht in etwa gleich derjenigen der zweiten Halbleiterschicht ausgelegt ist, wird eine Zugbelastung, wenn die Gitterkonstante der ersten Halbleiterschicht höher als normal ausgelegt ist, vom angrenzenden Bereich an den Kanalbildungsbereich angelegt, was die Ladungsträgerbeweglichkeit im Kanal verbessert. Darüber hinaus ist die Kanalrichtung im MIS-Transistor parallel zur Kristallrichtung <100> der SOI-Schicht ausgerichtet. Da die Löchermobilität in der Kristallrichtung <100> größer ist, kann sich bei einem N-Kanal-MIS-Transistor, selbst wenn in der Körperschicht des P-Typs des N-Kanal-MIS-Transistors Stoßionisierung auftritt und sich Löcher/Elektronen-Paare bilden, die einen Stromfluss verursachen, der Strom rasch in der Körperschicht des P-Typs ausbreiten. Dadurch wird eine gleichmäßige Stromverteilung erzielt und ein Widerstand in der Körperschicht des P-Typs reduziert, ohne dass ein lokaler Stromfluss verursacht wird. Dementsprechend ist es möglich, einen Spannungsabfall zu senken, der durch einen Stoßionisierungsstrom verursacht wird, der durch einen aus der Source, dem Drain und dem Körper des N-Kanal-MIS-Transistors gebildeten parasitären Bipolartransistor fließt, und den elektrostatischen Entladungswiderstand zu vergrößern. Bei einem P-Kanal-MIS-Transistor kann Strom über den P-Kanal mit niedrigem Widerstand fließen. Darüber hinaus haben im SOI-Substrat das Trägersubstrat und die SOI-Schicht im Hinblick aufeinander unterschiedliche Kristallorientierungen. Dies ermöglicht, dass das Trägersubstrat und die SOI-Schicht unterschiedliche Spaltungsebenen haben können, und ermöglicht auch, dass das SOI-Substrat eine geringere Bruchneigung haben kann. Dies bedeutet eine Zunahme der Festigkeit des SOI-Substrats, was eine Belastungssteuerung beim Herstellungsprozess für den MIS-Transistor verbessert. Hier kann eine Spaltung ohne Weiteres Abschnitte entlang der Kanalbreiten oder -längen des N-Kanal-MIS-Transistors mit erhöhtem elektrostatischem Entladungswiderstand und dem P-Kanal-MIS-Transistor mit niedrigem Widerstand gegen Stromfluss erzeugen. Auch ist es aufgrund größerer Löcherbeweglichkeit in der Kristallrichtung <100> und unterschiedlicher Kristallorientierungen des Trägersubstrats und der SOI-Schicht möglich, das Merkmal des vorstehend angegebenen SOI-Substrats, das eine gesenkte Bruchneigung aufweist, wirksam auszunutzen.
  • Nach einem fünften Aspekt der vorliegenden Erfindung umfasst die Halbleitervorrichtung ein SOI-Substrat (SOI – Semiconductor on Insulator), einen ersten und zweiten N-Kanal-MIS-Transistor (MIS – Metal Insulator Semiconductor) und einen ersten und zweiten P-Kanal-MIS-Transistor. Im SOI-Substrat sind ein Trägersubstrat, eine Oxiddünnschicht und eine SOI-Schicht in dieser Reihenfolge übereinander angeordnet, und das Trägersubstrat und die SOI-Schicht haben im Hinblick aufeinander unterschiedliche Kristallausrichtungen. Der erste und zweite N-Kanal-MIS-Transistor umfasst jeweils eine auf der SOI-Schicht ausgebildete Gateisolierschicht, eine auf der Gateisolierschicht ausgebildete Gateelektrode und eine angrenzend an die Gateelektrode in der SOI-Schicht ausgebildete aktive Source-/Drainschicht des N-Typs. Der erste und zweite P-Kanal-MIS-Transistor umfasst jeweils eine auf der SOI-Schicht ausgebildete Gateisolierschicht, eine auf der Gateisolierschicht ausgebildete Gateelektrode, und eine angrenzend an die Gateelektrode in der SOI-Schicht ausgebildete aktive Source/Drainschicht des P-Typs. Der Drainanschluss des ersten N-Kanal-MIS-Transistors ist an den Gateanschluss des zweiten N-Kanal-MIS-Transistors angeschlossen, und der Drainanschluss des zweiten N-Kanal-MIS-Transistors ist an den Gateanschluss des ersten N-Kanal-MIS-Transistors angeschlossen. Ein vorbestimmtes Potential wird an die Sourceanschlüsse des ersten und zweiten N-Kanal-MIS-Transistors angelegt. Der Drainanschluss des ersten N-Kanal-MIS-Transistors ist auch an den Drainanschuss des ersten P-Kanal-MIS-Transistors angeschlossen, und der Drainanschluss des zweiten N-Kanal-MIS-Transistors ist auch an den Drainanschluss des zweiten P-Kanal-MIS-Transistors angeschlossen. Kanalrichtungen sowohl des ersten als auch des zweiten N-Kanal-MIS-Transistors sind parallel zu einer Kristallrichtung <100> der SOI-Schicht ausgerichtet, und Kanalrichtungen sowohl des ersten als auch zweiten P-Kanal-MIS-Transistors sind parallel zu einer Kristallrichtung <110> der SOI-Schicht ausgerichtet.
  • Der erste und zweite N-Kanal-MIS-Transistor und der erste und zweite P-Kanal-MIS-Transistor sind verbunden, um einen SRAM zu bilden. Die Kanalrichtungen im ersten und zweiten N-Kanal-MIS-Transistor, die als Treibertransistoren zum Einspeichern von Information in den SRAM fungieren, sind parallel zur Kristallrichtung <100> der SOI-Schicht ausgerichtet. Auch die Kanalrichtungen des ersten und zweiten P-Kanal-MIS-Transistors, die als Zugriffstransistoren fungieren, um den Datenaustausch im SRAM zu steuern, sind parallel zur Kristallrichtung <110> der SOI-Schicht ausgerichtet. Da die Löcherbeweglichkeit in der Kristallrichtung <110> kleiner ist als in der Kristallrichtung <100>, kann die Ladungsträgerbeweglichkeit im ersten und zweiten P-Kanal-MIS-Transistor als Zugriffstransistor gesenkt werden. Dies führt zu einem verbesserten Leitfähigkeitsverhältnis der Treibertransistoren zu den Zugriffstransistoren und zu einem stabilisierten SRAM-Betrieb. Hier kann eine Spaltung ohne Weiteres Abschnitte entlang der Kanalbreiten oder – längen der MIS-Transistoren erzeugen, die einen stabilisierten SRAM-Betrieb ermöglichen.
  • Diese und weitere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung der vorliegenden Erfindung in Zusammenschau mit den beigefügten Zeichnungen deutlicher.
    •
  • 1 ist eine Draufsicht, die eine Halbleitervorrichtung nach einer ersten bevorzugten Ausführungsform zeigt;
  • die 2 und 3 sind Querschnittsansichten, die eine Halbleitervorrichtung nach der ersten bevorzugten Ausführungsform zeigen;
  • 4 ist ein Schema, das einen Herstellungsprozess für ein SOI-Substrat zeigt, bei dem ein Trägersubstrat und eine SOI-Schicht im Hinblick aufeinander unterschiedliche Kristallorientierungen aufweisen;
  • die 5 und 6 sind eine Draufsicht bzw. eine Querschnittsansicht, die eine Modifizierung der Halbleitervorrichtung nach der ersten bevorzugten Ausführungsform zeigen;
  • die 7 und 8 sind eine Draufsicht bzw. eine Querschnittsansicht, die eine weitere Modifizierung der Halbleitervorrichtung nach der ersten bevorzugten Ausführungsform zeigen;
  • 9 ist eine Querschnittsansicht, die noch eine weitere Modifizierung der Halbleitervorrichtung nach der ersten bevorzugten Ausführungsform zeigt;
  • die 10 bis 14 sind Querschnittsansichten, die ein Verfahren zur Herstellung der Modifizierung der Halbleitervorrichtung nach der ersten bevorzugten Ausführungsform zeigen;
  • 15 ist eine Draufsicht, die eine Halbleitervorrichtung nach einer zweiten bevorzugten Ausführungsform zeigt;
  • 16 ist eine Draufsicht, die eine Halbleitervorrichtung nach einer dritten bevorzugten Ausführungsform zeigt;
  • 17 ist eine Draufsicht, die eine Halbleitervorrichtung nach einer vierten bevorzugten Ausführungsform zeigt;
  • 18 ist eine Querschnittsansicht, die die Halbleitervorrichtung nach der vierten bevorzugten Ausführungsform zeigt;
  • die 19 und 20 sind Schaltungsschemata, die eine Halbleitervorrichtung nach einer fünften bevorzugten Ausführungsform zeigen;
  • 21 ist ein Schema, das einen parasitären Bipolartransistor in einem MOS-Transistor zeigt;
  • 22 ist eine Querschnittsansicht, die eine Halbleitervorrichtung nach einer sechsten bevorzugten Ausführungsform zeigt;
  • die 23 bis 27 sind Querschnittsansichten, die ein Verfahren zur Herstellung der Halbleitervorrichtung nach der sechsten bevorzugten Ausführungsform zeigen;
  • 28 ist eine Draufsicht, die eine Halbleitervorrichtung nach einer siebten bevorzugten Ausführungsform zeigt; und
  • 29 ist ein Schaltungsschema, das die Halbleitervorrichtung nach der siebten bevorzugten Ausführungsform zeigt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Erste bevorzugte Ausführungsform
  • Diese bevorzugte Ausführungsform stellt eine Halbleitervorrichtung und ein Verfahren zu deren Herstellung bereit. In der Halbleitervorrichtung sind ein N-Kanal-MOS-Transistor einschließlich einer Körperschicht des P-Typs und eine aktive Schicht des P-Typs zum Anlegen von Körperspannung, welche in Kontakt mit der Körperschicht des P-Typs ist, auf einem SOI-Substrat ausgebildet, welches so ausgebildet ist, dass es eine Kristallrichtung <100> einer SOI-Schicht mit einer Kristallrichtung <110> eines Trägersubstrats ausrichtet, und eine Bahn, die die Körperschicht des P-Typs mit der aktiven Schicht des P-Typs zum Anlegen von Körperspannung verbindet, ist parallel zur Kristallrichtung <100> der SOI-Schicht ausgerichtet.
  • Die Halbleitervorrichtung nach dieser bevorzugten Ausführungsform ist in den 1 bis 3 gezeigt. 2 ist ein Schema, das einen Schnitt entlang der Schnittlinie II-II von 1 zeigt, und 3 ist ein Schema, das einen Schnitt entlang der Schnittlinie III-III von 1 zeigt.
  • Diese Halbleitervorrichtung ist ein N-Kanal-MOS-Transistor, welcher. auf der Oberfläche eines SOI-Substrats ausgebildet ist, bei dem ein Trägersubstrat 1 wie ein Siliziumsubstrat, eine Oxiddünnschicht 2 und eine SOI-Schicht 3 wie eine Siliziumschicht in dieser Reihenfolge übereinander angeordnet sind, bzw. konkreter ausgedrückt, welcher in der SOI-Schicht 3 ausgebildet ist. Der N-Kanal-MOS-Transistor umfasst eine Gateelektrode 12, eine Gateisolierschicht 11 und aktive Source-/Drainschichten 5 des N-Typs.
  • Ein mehrlagiger Aufbau der Gateelektrode 12 und der Gateisolierschicht 11 ist auf der Oberfläche der SOI-Schicht 3 ausgebildet, und die aktiven Source-/Drainschichten 5 des N-Typs sind in der Draufsicht angrenzend an die Gateelektrode 12 in der SOI-Schicht 3 ausgebildet. Die Außenränder der aktiven Source-/Drainschichten 5 sind durch eine Elementisolationszone 4 einer Teilisolationsart gebildet. Wie hier benutzt, bezieht sich „Teilisolation" auf ein Elementisolationsverfahren, bei dem sich die Elementisolationszone 4 nicht bis zur Oxiddünnschicht 2 in der Dickenrichtung der SOI-Schicht 3 erstreckt und deshalb ein Teil der SOI-Schicht 3 elektrisch mit anderen Zonen verbunden bleibt (siehe unpatentierte Bezugsschrift (1) für Einzelheiten über „Teilisolation").
  • Auf den Seitenflächen der Gateelektrode 12 und der Gateisolierschicht 11 ist eine Randisolierschicht 13 ausgebildet, und auf den Oberflächen der Gateelektrode 12 und der aktiven Source-/Drainschichten 5 sind Silizidzonen 12b bzw. 5a ausgebildet. Ein Teilbereich der Gateelektrode 12, welcher an die aktiven Source-/Drainschichten 5 angrenzt, ist dünn ausgelegt, um die Gatelänge zu reduzieren, wohingegen ein Verlängerungsabschnitt 12a von dieser zum Anschluss an einen (nicht gezeigten) Kontaktstecker breit ausgelegt ist. Ein Teilbereich der SOI-Schicht 3, welcher sich unter der Gateelektrode 12 befindet, bildet eine relativ niedrige Konzentration (P–) der Körperschicht 3a des P-Typs. Ein Kanal ist in mindestens einem Teilbereich der Körperschicht 3a des P-Typs ausgebildet, welcher mit der Gateisolierschicht 11 in Kontakt ist..
  • In der SOI-Schicht 3 ist eine relativ hohe Konzentration (P+) der aktiven Schicht 6 des P-Typs zum Anlegen von Körperspannung ausgebildet, welche mit der Körperschicht 3a des P-Typs in Kontakt ist. Eine Bahn, die die Körperschicht 3a des P-Typs mit der aktiven Schicht 6 des P-Typs zum Anlegen von Körperspannung verbindet, ist parallel zu einer Kristallrichtung <100> der SOI-Schicht 3 ausgerichtet. Auch ist eine Silizidzone 6a auf der Oberfläche der aktiven Schicht 6 des P-Typs zum Anlegen von Körperspannung ausgebildet. Auf der Silizidzone 6a ist ein (nicht gezeigter) Kontaktstecker angeschlossen, über den ein Potential der Körperschicht 3a des P-Typs festgesetzt wird. Das feste Potential der Körperschicht 3a des P-Typs kann die Stabilität im Hochgeschwindigkeitsbetrieb verstärken und eine Verschlechterung beim Heißleiterwiderstand minimieren (siehe unpatentierte Bezugsschrift (2)).
  • Das Trägersubstrat 1 und die SOI-Schicht 3 im SOI-Substrat haben also im Hinblick aufeinander unterschiedliche Kristallorientierungen. Konkreter ausgedrückt ist eine Kristallrichtung <100> der SOI-Schicht 3 mit einer Kristallrichtung <110> des Trägersubstrats 1 ausgerichtet (in den 2 und 3 geben Kreise, die jeweils einen Punkt beinhalten, eine Richtung senkrecht zur Papierebene an, und Selbiges trifft auch auf die folgenden Zeichnungen zu).
  • 4 zeigt einen Herstellungsprozess für solch ein SOI-Substrat. Ein Wafer für das Trägersubstrat 1 weist eine in der Kristallorientierung <110> ausgebildete Orientierungsebene OF1 auf, und ein Wafer 300 für die SOI-Schicht, welche die Basis der SOI-Schicht 3 und der Oxiddünnschicht 2 sein soll, weist eine in der Kristallorientierung <100> ausgebildete Orientierungsebene OF2 auf. Unter Verwendung der Orientierungsebenen OF1 und OF2 zum Ausrichten wird die Waferkontaktierung BD durchgeführt. Dies ergibt, wie in den 2 und 3 gezeigt, das SOI-Substrat einschließlich des Trägersubstrats 1, der Oxiddünnschicht 2 , und der SOI-Schicht 3.
  • Bei der Halbleitervorrichtung nach dieser bevorzugten Ausführungsform werden das Trägersubstrat 1 und die SOI-Schicht 3 im SOI-Substrat so kontaktiert, dass sie im Hinblick aufeinander unterschiedliche Kristallorientierungen haben, so dass die Kristallrichtung <100> der SOI-Schicht 3 mit der Kristallrichtung <110> des Trägersubstrats 1 ausgerichtet ist. Auf diese Weise kann der N-Kanal-MOS-Transistor in einer Kristall orientierung angeordnet werden, die zur Verbesserung der Kennlinien eingestellt ist, und es kann auch zum Zeitpunkt der Spaltung für Testund Forschungszwecke ein zu dieser Kristallorientierung paralleler Abschnitt erhalten werden.
  • Darüber hinaus ist bei der Halbleitervorrichtung nach dieser bevorzugten Ausführungsform die Bahn, die die Körperschicht 3a des P-Typs mit der aktiven Schicht 6 des P-Typs zum Anlegen von Körperspannung verbindet, parallel zur Kristallrichtung <100> der SOI-Schicht 3 ausgerichtet. Da die Löcherbeweglichkeit in der Kristallrichtung <100> größer ist, ist es möglich, in der oben genannten Bahn einen parasitären Widerstand Ra auf der SOI-Schicht 3, der sich unter der Gateisolierschicht 11 befindet, und einen parasitären Widerstand Rb auf der SOI-Schicht 3, der sich unter der Elementisolationszone 4 befindet, zu senken. Insbesondere ist der parasitäre Widerstand Rb unter der Elementisolationszone 4 von der Art der Teilisolation ein Widerstand in einem engen und kleinen Bereich; deshalb ist die Wirkung groß, den parasitären Widerstand Rb zu senken.
  • Dementsprechend kann das Anlegen von Spannung über die aktive Schicht 6 des p-Typs zum Anlegen von Körperspannung an die Körperschicht 3a des P-Typs eine Spannungsübertragung an die Körperschicht 3a des P-Typs beschleunigen und die Spannungsfestsetzungsfähigkeit in der Körperschicht 3a des P-Typs verbessern. Solch eine verbesserte Spannungsfestsetzungsfähigkeit kann auch die Schaltungsstabilität erhöhen, wodurch niederfrequentes Rauschen reduziert wird. Dies führt zu verbesserten linearen Kennlinien der Halbleitervorrichtung und zu verbessertem Heißleiterwiderstand.
  • Hier kann eine Spaltung ohne Weiteres einen Abschnitt entlang der Kanalbreite oder -länge des N-Kanal-MOS-Transistors mit verbesserter Spannungsfestsetzungsfähigkeit erzeugen.
  • Der N-Kanal-MOS-Transistor ist durch die Elementisolationszone 4 von der Art der Teilisolation elementisoliert. Dies senkt den Betrag an Belastung, die von der Elementisolationszone 4 auf die zuvor genannte Bahn aufgebracht wird, die die Körperschicht 3a des P-Typs mit der aktiven Schicht 6 des P-Typs zum Anlegen von Körperspannung verbindet, im Vergleich zu dem Betrag, der aufgebracht würde, wenn die Elementisolation durch Verwendung einer Elementisolationszone von der Art der vollständigen Isolation, welche sich bis zur Oxiddünnschicht 2 in der Dickenrichtung der SOI-Schicht 3 erstreckt, bewerkstelligt würde. Dementsprechend kann die Löcherbeweglichkeit in der vorgenannten Bahn nicht ohne Weiteres reduziert werden.
  • Die Auslegungen der Gateelektrode 12 und der aktiven Schicht 6 des P-Typs zum Anlegen von Körperspannung sind nicht auf diejenigen beschränkt, die in den 1 bis 3 dargestellt sind, sondern können beispielsweise so sein, wie in den 5 und 6 gezeigt ist. 6 ist eine Schema, das einen Schnitt entlang der Schnittlinie VI-VI von 5 zeigt.
  • In diesen Auslegungen sind Verlängerungsabschnitte 12c zum Anschluss an (nicht gezeigte) Kontaktstecker an beiden Enden einer Gateelektrode 12H in einer Richtung entlang der Gatebreite vorgesehen.
  • Die aktiven Schichten 6 des P-Typs zum Anlegen von Körperspannung stehen von den aktiven Source-/Drainschichten 5 über die Verlängerungsabschnitte 12c bis zu Positionen über, die von der Gateelektrode 12H beabstandet sind.
  • Somit kann anstelle der Elementisolationszone 4 von der Art der Teilisolation eine Elementisolationszone 4a von der Art der vollständigen Isolation verwendet werden.
  • Anders als die in den 5 und 6 gezeigten Auslegungen können Auslegungen verwendet werden, wie sie in den 7 und 8 gezeigt sind. 8 ist ein Schema, das einen Schnitt entlang der Schnittlinie VIII-VIII von 7 zeigt.
  • In diesen Auslegungen steht, anstatt, wie es in den 1 bis 3 der Fall ist, die aktive Schicht 6 des P-Typs zum Anlegen von Körperspannung in einer, von den aktiven Source-/Drainschichten 5 aus gesehen, dem Verlängerungsabschnitt 12a der Gateelektrode 12 gegenüberliegenden Position unterzubringen, die aktive Schicht 6 des P-Typs zum Anlegen von Körperspannung von den aktiven Source-/Drainschichten 5 über den Verlängerungsabschnitt 12a bis zu einer Position vor, die von der Gateelektrode 12 beabstandet ist. Somit kann auch in 8 anstelle der Elementisolationszone 4 von der Art der Teilisolation die Elementisolationszone 4a von der Art der vollständigen Isolation verwendet werden.
  • Auch können die Auslegungen wie in 9 gezeigt und nicht wie die in 8 gezeigten sein. Konkreter ausgedrückt kann ein dicker Abschnitt 110 der Gateisolierschicht 11, welcher sich unter einem Anschluss mit einem Kontaktstecker befindet, so ausgebildet sein, dass er eine größere Dünnschichtdicke aufweist als der restliche Abschnitt. Die Dicke der Gateisolierschicht 11 kann beispielsweise im Bereich von 1 bis 5 nm liegen, und die Dicke des dicken Abschnitts 110 kann beispielsweise, im Bereich von 5 bis 15 nm liegen. Dadurch befindet sich der dicke Abschnitt 110 direkt unter dem (nicht gezeigten) Kontaktstecker, der an die Gateelektrode 12 angeschlossen ist, was einen parasitären Widerstand zwischen dem Kontaktstecker und der SOI-Schicht 3 senken kann.
  • Maskendaten zur Verwendung bei der Ausbildung des dicken Abschnitts 110 sind in 7 mit RX1 angegeben. Diesen Maskendaten RX1 entsprechend erstreckt sich der Bereich des dicken Abschnitts 110 nicht nur unter den Verlängerungsabschnitt 12a der Gateelektrode 12, sondern auch über die aktive Schicht 6 des P-Typs zum Anlegen von Körperspannung und deren Umfang. Im vorliegenden Beispiel sind die Maskendaten RX1 in der Draufsicht von einer rechteckigen Form, wobei eine Seite nicht in perfekter Ausrichtung mit einer Seite des Verlängerungsabschnitts 12a der Gateelektrode 12 auf der Seite der Source-/Drainzone ist, sondern etwas zur aktiven Schicht 6 des P-Typs zum Anlegen von Körperspannung verschoben ist. Und zwar soll dies einer Fehlausrichtung einer tatsächlichen Maske Rechnung tragen.
  • Nun wird ein Herstellungsverfahren für eine Halbleitervorrichtung mit der in 9 gezeigten Auslegung mit Bezug auf die 10 bis 14 beschrieben.
  • Zuerst wird, wie in 10 gezeigt, das SOI-Substrat vorbereitet, welches das Trägersubstrat 1, die Oxiddünnschicht 2 und die SOI-Schicht 3 umfasst, und bei dem das Trägersubstrat 1 und die SOI-Schicht 3 im Hinblick aufeinander unterschiedliche Kristallorientierungen haben. Dann wird die Elementisolationszone 4a von der Art der vollständigen Isolation durch die SOI-Schicht 3 so ausgebildet, dass sie sich bis zur Oxiddünnschicht 2 erstreckt und die SOI-Schicht 3 teilt. Dann wird ein Störstoff so in die SOI-Schicht 3 implantiert, dass sich eine relativ niedrige Konzentration (P–) der Körperschicht 3a des P-Typs bildet.
  • Im Schritt von 11 ist der dicke Abschnitt 110 der Gateisolierschicht 11 mit einer Dicke von 5 bis 15 nm über der gesamten Oberfläche der SOI-Schicht 3 ausgebildet.
  • Im Schritt von 12 wird eine Abdeckungsmaske RM1 den Maskendaten RX1 entsprechend strukturiert, um festzulegen, wo der dicke Abschnitt 110 der Gateisolierschicht 11 zurückbleiben soll. Danach wird ein Abschnitt der Gateisolierschicht, der nicht mit der Abdeckungsmaske RM1 bedeckt ist, beispielsweise durch Nassätzen entfernt.
  • Nach dem Entfernen der Abdeckungsmaske RM1 wird im Schritt von 13 die Gateisolierschicht mit einer Dicke von 1 bis 5 nm im Anschluss an den dicken Abschnitt 110 auf der freigelegten SOI-Schicht 3 beispielsweise durch Wärmeoxidation ausgebildet, wodurch die Ausbildung der Gateisolierschicht 11 abgeschlossen wird. Die Gateisolierschicht 11 kann beispielsweise durch chemische Bedampfung (CVD – Chemical Vapor Deposition) ausgebildet werden.
  • Im Schritt von 14 wird eine Polysiliziumschicht o. dgl. auf der Gateisolierschicht 11 mit dem dicken Abschnitt 110 ausgebildet und durch photolithographische oder Ätzverfahren strukturiert, um die Gateelektrode 12 auszubilden. Die Gateelektrode 12 kann die Randisolierschicht 13 auf ihrer Seitenfläche ausgebildet haben.
  • Dann wird die Störstoffimplantation zur Ausbildung der aktiven Source-/Drainschichten 5 (siehe 7) und zur Ausbildung der aktiven Schicht 6 des P-Typs zum Anlegen von Körperspannung durchgeführt. Dabei werden die Elementisolationszone 4a und die Gateelektrode 12 als Masken zur Implantation verwendet; deshalb kann durch die Ausbildung der Elementisolationszone 4a und der Gateelektrode 12 in der richtigen Position die aktive Schicht 6 des P-Typs zum Anlegen von Körperspannung mit der Körperschicht 3a des P-Typs in Kontakt gebracht werden, und die Bahn, die die Körperschicht 3a des P-Typs mit der aktiven Schicht 6 des P-Typs zum Anlegen von Körperspannung verbindet, kann parallel zur Kristallrichtung <100> der SOI-Schicht 3 ausgerichtet werden.
  • Dies vervollständigt den N-Kanal-MOS-Transistor mit der in 7 bzw. 9 gezeigten Auslegung.
  • Bei diesem Herstellungsverfahren ermöglicht es die Ausbildung der Gateisolierschicht 11 mit dem dicken Abschnitt 110 auf der SOI-Schicht 3, dass der N-Kanal-MOS-Transistor mit der in 9 gezeigten Auslegung gebildet werden kann. Falls die Gateisolierschicht 11 mit dem dicken Abschnitt 110 darüber hinaus als Oxiddünnschicht beispielsweise durch Wärmeoxidation oder CVD ausgebildet wird, kann eine hochpräzise Dickensteuerung erzielt werden. Dementsprechend kann die Gateisolierschicht 11, selbst wenn die SOI-Schicht 3 extrem dünn ausgelegt ist, in einer gewünschten Dicke ausgebildet werden.
  • Zweite bevorzugte Ausführungsform
  • Eine Halbleitervorrichtung nach dieser bevorzugten Ausführungsform ist in 15 gezeigt. Diese bevorzugte Ausführungsform sieht eine Modifizierung der Halbleitervorrichtung nach der ersten bevorzugten Ausführungsform vor, bei der die aktive Schicht 6 des P-Typs zum Anlegen von Körperspannung sich in der Draufsicht in einem Teil der aktiven Source-/Drainschichten 5 des N-Typs befindet.
  • Die aktive Schicht 6 des P-Typs zum Anlegen von Körperspannung und die Körperschicht 3a des P-Typs sind durch eine Bahn PT elektrisch miteinander verbunden, welche die SOI-Schicht ist, die sich unter der Gateelektrode 12 befindet (siehe 2). Obwohl die Bahn PT auf halber Strecke gekrümmt ist, ist jeder Abschnitt der Bahn PT vor und nach dem gekrümmten Abschnitt parallel zur Kristallrichtung <100> der SOI-Schicht 3 ausgerichtet. Die anderen Teile der Auslegung sind identisch mit den in der in den 1 bis 3 gezeigten Halbleitervorrichtung und werden somit hier nicht beschrieben.
  • In der Halbleitervorrichtung nach dieser bevorzugten Ausführungsform befindet sich die aktive Schicht 6 des P-Typs zum Anlegen von Körperspannung in einem Teil der aktiven Source-/Drainschichten 5 des N-Typs. Dies führt im Ergebnis, verglichen mit der aktiven Schicht 6 des P-Typs zum Anlegen von Körperspannung, die sich wie in den 1 bis 3 gezeigt außerhalb des N-Kanal-MOS-Transistors befindet, zu Platzeinsparungen.
  • Da sich die aktive Schicht 6 des P-Typs zum Anlegen von Körperspannung in der Draufsicht angrenzend an die Gateelektrode 12 befindet, kann die Bahn PT, die die Körperschicht 3a des P-Typs mit der aktiven Schicht 6 des P-Typs zum Anlegen von Körperspannung verbindet, verkürzt werden, was eine Spannungsübertragung zur Körperschicht 3a des P-Typs beschleunigt und eine Körperspannungsfestsetzungsfähigkeit verbessert. Hier kann in dem N-Kanal-MOS-Transistor mit verbesserter Spannungsfestsetzungsfähigkeit eine Spaltung ohne Weiteres einen Abschnitt entlang einer Richtung der Bahn erzeugen, die die Körperschicht 3a des P-Typs mit der aktiven Schicht 6 des P-Typs zum Anlegen von Körperspannung verbindet.
  • Dritte bevorzugte Ausführungsform
  • Diese bevorzugte Ausführungsform sieht eine weitere Modifizierung der Halbleitervorrichtung nach der ersten bevorzugten Ausführungsform vor, bei der die aktive Schicht 6 des P-Typs zum Anlegen von Körperspannung und die Gateelektrode 12 kurzgeschlossen sind.
  • Die Halbleitervorrichtung nach dieser bevorzugten Ausführungsform ist in 16 gezeigt. In dieser Halbleitervorrichtung sind der Verlängerungsabschnitt 12a der Gateelektrode 12 und die aktive Schicht 6 des P-Typs zum Anlegen von Körperspannung durch einen Kontaktstecker CT kurzgeschlossen. Die anderen Teile des Aufbaus sind identisch mit denjenigen der in den 7 bis 9 gezeigten Halbleitervorrichtung und werden somit hier nicht beschrieben.
  • Konkreter ausgedrückt ist dieser N-Kanal-MOS-Transistor ein MOS-Transistor mit dynamischer Schwelle. Der MOS-Transistor mit dynamischer Schwelle variiert seine Schwellenspannung, indem er eine an die Gateelektrode angelegte Spannung auch an die Körperschicht anlegt.
  • Die Halbleitervorrichtung nach der dritten bevorzugten Ausführungsform kann eine Spannungsübertragung an die Körperschicht 3a des P-Typs beschleunigen und deshalb die Schwellenspannung schneller variieren. Hier kann in dem N-Kanal-MOS-Transistor mit verbesserter Spannungsfestsetzungsfähigkeit eine Spaltung ohne Weiteres einen Abschnitt entlang einer Richtung der Bahn erzeugen, die die Körperschicht 3a des P-Typs mit der aktiven Schicht 6 des P-Typs zum Anlegen von Körperspannung verbindet.
  • Auch die aktiven Source-/Drainschichten 5 des N-Typs und die Körperschicht 3a des P-Typs bilden einen parasitären Bipolartransistor (die aktiven Source-/Drainschichten 5 des N-Typs entsprechen dem Emitter und Kollektor, und die Körperschicht 3a des P-Typs entspricht der Basis). Da im Allgemeinen zwischen dem Basiswiderstandswert und dem Emitterinjektionswirkungsgrad ein Abwägungsverhältnis besteht, wird der Basiswiderstandswert steigen, wenn der Emitterinjektionswirkungsgrad sinkt. In dieser bevorzugten Ausführungsform jedoch führt eine größere Löcherbeweglichkeit zu einer Senkung des Widerstandswerts (d.h. des Basiswiderstandswerts) in der Körperschicht 3a des P-Typs.
  • Dementsprechend kann sowohl der Emitterinjektionswirkungsgrad als auch der Basiswiderstandswert gesenkt werden. Dies verbessert einen Stromverstärkungsfaktor hFE des parasitären Bipolartransistors und verbessert dadurch die Leistung des MOS-Transistors mit dynamischer Schwelle.
  • Vierte bevorzugte Ausführungsform
  • Diese bevorzugte Ausführungsform stellt eine Halbleitervorrichtung bereit, bei der ein MOS-Kondensator mit einer Körperschicht des P-Typs und einer aktiven Schicht des P-Typs auf einem SOI-Substrat ausgebildet ist, welches so ausgebildet ist, dass es eine Kristallrichtung <100> einer SOI-Schicht mit einer Kristallrichtung <110> eines Trägersubstrats ausrichtet, und eine Bahn, die die Körperschicht des P-Typs mit der aktiven Schicht des P-Typs verbindet, ist parallel zur Kristallrichtung <100> der SOI-Schicht ausgerichtet.
  • Die Halbleitervorrichtung nach dieser bevorzugten Ausführungsform ist in den 17 und 18 gezeigt. 18 ist ein Schema, das einen Schnitt entlang der Schnittlinie XVIII-XVIII von 17 zeigt.
  • Die Halbleitervorrichtung ist ein MOS-Kondensator, welcher auf der Oberfläche des SOI-Substrats ausgebildet ist, bei dem das Trägersubstrat 1 wie ein Siliziumsubstrat, die Oxiddünnschicht 2 und die SOI-Schicht 3 in dieser Reihenfolge übereinander angeordnet sind. Dieser MOS-Kondensator umfasst eine Gateelektrode 121, die mit Störstoffen des P-Typs dotiert ist, die Gateisolierschicht 11 und die aktiven Source-/Drainschichten 51 des P-Typs.
  • Auf der Oberfläche der SOI-Schicht 3 ist ein mehrlagiger Aufbau aus der Gateelektrode 121 und der Gateisolierschicht 11 ausgebildet, und die aktiven Source-/Drainschichten 51 des P-Typs sind in der Draufsicht angrenzend an die Gateelektrode 121 in der SOI-Schicht 3 ausgebildet. Die Außenränder der aktiven Source-/Drainschichten 51 sind durch die Elementisolationszone 4 von der Art der Teilisolation gebildet.
  • Auf den Seitenflächen der Gateelektrode 121 und der Gateisolierschicht 11 ist die Randisolierschicht 13 ausgebildet, und auf den Oberflächen der Gateelektrode 121 und der aktiven Source-/Drainschichten 51 sind Silizidzonen 121b bzw. 51a ausgebildet. Ein Teilbereich der Gateelektrode 121, der an die aktiven Source-/Drainschichten 51 angrenzt, ist dünn ausgelegt, um die Gatelänge zu verkürzen, wohingegen ein Verlängerungsabschnitt 121a davon zum Anschluss an einen (nicht gezeigten) Kontaktstecker breit ausgelegt ist. Ein Teilbereich der SOI-Schicht 3, welcher sich unter der Gateelektrode 121 befindet, bildet eine relativ niedrige Konzentration (P–) einer Körperschicht 3a des P-Typs. Die aktiven Source-/Drainschichten 51 des P-Typs sind elektrisch an die Körperschicht 3a des P-Typs angeschlossen. Eine Bahn, die die Körperschicht 3a des P-Typs mit den aktiven Source-/Drainschichten 51 des P-Typs verbindet, ist parallel zur Kristallrichtung <100> der SOI-Schicht 3 ausgerichtet.
  • Auch in diesem SOI-Substrat haben das Trägersubstrat 1 und die SOI-Schicht 3 im Hinblick aufeinander unterschiedliche Kristallorientierungen. Konkreter ausgedrückt ist die Kristallrichtung <100> der SOI-Schicht 3 mit der Kristallrichtung <110> des Trägersubstrats 1 ausgerichtet.
  • Bei der Halbleitervorrichtung nach dieser bevorzugten Ausführungsform ist die Bahn, die die Körperschicht 3a des P-Typs mit den aktiven Source-/Drainschichten 51 des P-Typs verbindet, parallel zur Kristallrichtung <100> der SOI-Schicht 3 ausgerichtet. Da die Löcherbeweglichkeit in der Kristallrichtung <100> größer ist, kann das Anlegen von Spannung durch die aktiven Source-/Drainschichten 51 des P-Typs an die Körperschicht 3a des P-Typs eine Spannungsübertragung zur Körperschicht 3a des P-Typs mit niedrigem Widerstand beschleunigen. Dies verbessert den Wirkungsgrad der variablen Kapazität (Q-Wert), wenn dieser MOS-Kondensator als variabler Kondensator verwendet wird. Und zwar ist das so, weil der Wirkungsgrad der variablen Kapazität (Q-Wert) umgekehrt proportional zum Widerstandswert in der Körperschicht 3a des P-Typs ist. Dementsprechend kann die Anwendung dieses MOS-Kondensators auf einen Oszillator den Betrag des entstehenden Jitters senken.
  • Darüber hinaus sind in der Halbleitervorrichtung nach dieser bevorzugten Ausführungsform das Trägersubstrat 1 und die SOI-Schicht 3 im SOI-Substrat so kontaktiert, dass sie im Hinblick aufeinander unterschiedliche Kristallorientierungen haben, so dass die Kristallrichtung <100> der SOI-Schicht 3 mit der Kristallrichtung <110> des Trägersubstrats 1 ausgerichtet ist. Somit kann der MOS-Kondensator in einer Kristallorientierung angeordnet sein, die zur Verbesserung der Kennlinien eingestellt ist, und es kann auch ein Abschnitt parallel zu dieser Kristallorientierung zum Spaltungszeitpunkt für Test- und Forschungszwecke erzielt werden.
  • Hier kann eine Spaltung ohne Weiteres einen Abschnitt entlang der Richtung der Bahn erzeugen, die die Körperschicht 3a des P-Typs mit den aktiven Source-/Drainschichten 51 des P-Typs im MOS-Kondensator mit verbesserter Spannungsfestsetzungsfähigkeit verbindet.
  • Fünfte bevorzugte Ausführungsform
  • Diese bevorzugte Ausführungsform stellt eine Halbleitervorrichtung bereit, welche einem P-Kanal- und einem N-Kanal-MOS-Transistor entspricht, die auf dem SOI-Substrat, wie in den 1 bis 3 gezeigt ist, ausgebildet sind, bei dem das Trägersubstrat 1 und die SOI-Schicht 3 im Hinblick aufeinander unterschiedliche Kristallorientierungen haben, und welche als Schutzvorrichtung gegen Stoßströme fungiert.
  • 19 ist ein Schaltungsschema, das zeigt, dass die Halbleitervorrichtung nach dieser bevorzugten Ausführungsform als Eingangsschutzvorrichtung in einem CMOS-Transistor CM1 verwendet wird, und
  • 20 ist ein Schaltungsschema, das zeigt, dass die Halbleitervorrichtung nach dieser bevorzugten Ausführungsform als eine Ausgangsschutzvorrichtung in einem CMOS-Transistor CM2 verwendet wird.
  • In 19 sind Source und Gate eines P-Kanal-MOS-Transistors PM1 kurzgeschlossen, und sein Drain ist an ein Spannungssignaleingangsende Vin und einen Signaleingang N1 des CMOS-Transistors CM1 angeschlossen. Ein Sourcepotential Vdd ist gleichermaßen an Source und Gate des P-Kanal-MOS-Transistors PM1 angeschlossen. Source und Gate eines N-Kanal-MOS-Transistors NM1 sind kurzgeschlossen, und sein Drain ist an das Spannungssignaleingangsende Vin und den Signaleingang N1 des CMOS-Transistors CM1 angeschlossen. Ein Massepotential GND ist gleichermaßen an Source und Gate des N-Kanal-MOS-Transistors NM1 angelegt.
  • Wie der in den 1 bis 3 gezeigte N-Kanal-MOS-Transistor sind der P-Kanal-MOS-Transistor PM1 und der N-Kanal-MOS-Transistor NM1 beide auf der Oberfläche eines SOI-Substrats ausgebildet, in welchem ein Trägersubstrat wie ein Siliziumsubstrat, eine Oxiddünnschicht und eine SOI-Schicht wie eine Siliziumschicht in dieser Reihenfolge übereinander angeordnet sind. Wie der in den 1 bis 3 gezeigte N-Kanal-MOS-Trnasistor umfassen die Transistoren PM1 und NM1 jeweils eine Gateelektrode, eine Gateisolierschicht und aktive Source/Drainschichten. Natürlich sind die aktiven Source-/Drainschichten im N-Kanal-MOS-Transistor NM1 aktive Source-/Drainschichten des N-Typs dotiert mit Störstoffen des N-Typs, und die aktiven Source-/Drainschichten im P-Kanal-MOS-Transistor PM1 sind aktive Source-/Drainschichten des P-Typs dotiert mit Störstoffen des P-Typs.
  • Im SOI-Substrat ist eine Kristallrichtung <100> der SOI-Schicht mit einer Kristallrichtung <110> des Trägersubstrats ausgerichtet. Sowohl im P-Kanal-MOS-Transistor PM1 als auch dem N-Kanal-MOS-Transistor NM1 ist auf der Oberfläche der SOI-Schicht ein mehrlagiger Aufbau aus Gateelektrode und Gateisolierschicht ausgebildet, und die aktiven Source/Drainschichten sind angrenzend an die Gateelektrode in der SOI-Schicht ausgebildet. Sowohl der P-Kanal-MOS-Transistor PM1 als auch der N-Kanal-MOS-Transistor NM1 sind so aufgebaut, dass die Kanalrichtung darin parallel zur Kristallrichtung <100> der SOI-Schicht ausgerichtet ist.
  • Obwohl in den 1 bis 3 im N-Kanal-MOS-Transistor der ersten bevorzugten Ausführungsform die aktive Schicht 6 des P-Typs zum Anlegen von Körperspannung gezeigt ist, ist die Ausbildung einer solchen aktiven Schicht zum Anlegen von Körperspannung beim P-Kanal-MOS-Transistor PM1 und dem N-Kanal-MOS-Trasistor NM1 nach dieser bevorzugten Ausführungsform optional.
  • In 20 sind Source und Gate eines P-Kanal-MOS-Transistors PM2 kurzgeschlossen, und sein Drain ist an ein Spannungssignalausgangsende Vout und einen Signalausgang N2 des CMOS-Transistors CM2 angeschlossen. Das Sourcepotential Vdd ist gleichermaßen an Source und Gate des P-Kanal-MOS-Transistors PM2 angelegt. Source und Gate eines N-Kanal-MOS Transistors NM2 sind kurzgeschlossen, und sein Drain ist an das Spannungssignalausgangsende Vout und den Signalausgang N2 des CMOS-Transistors CM2 angeschlossen. Das Massepotential ist gleichermaßen an Source und Gate des N-Kanal-MOS-Transistors NM2 angelegt.
  • Wie der P-Kanal-MOS-Transistor PM1 und der N-Kanal-MOS-Transistor NM1, sind auch der P-Kanal-MOS-Transistor PM2 und der N-Kanal-MOS-Transistor NM2 auf der Oberfläche des SOI-Substrats ausgebildet. Auch in diesem Fall sind beide Transistoren PM2 und NM2 so aufgebaut, dass die Kanalrichtung darin parallel zur Kristallrichtung <100> der SOI-Schicht ausgerichtet ist.
  • Die P-Kanal-MOS-Transistoren PM1, PM2 und die N-Kanal-MOS-Transistoren NM1, NM2 sind alle Schutzvorrichtungen gegen Stoßströme. Das heißt, diese Transistoren sind während des normalen Betriebs im AUS-Zustand und gehen zum EIN-Zustand über, wenn ein Stoßstrom an ihre Drainanschlüsse angelegt wird. Dies verhindert, dass Stoßströme zu anderen Vorrichtungen wie beispeilsweise den CMOS-Transistoren CM1 und CM2 fließen, die als Schutzvorrichtungen an die Drainanschlüsse der MOS-Transistoren angeschlossen sind.
  • 21 ist ein Schema, das einen parasitären Bipolartransistor BP in einem MOS-Transistor MT zeigt. Bei dem parasitären Bipolartransistor BP entsprechen Source S, Drain D und Körper B des MOS-Transistors MT jeweils Emitter, Kollektor und Basis.
  • Bei Anlegen eines Stoßstroms an den Drain, fließt ein Stoßionisierungsstrom Iimp vom Drain zum Körper. Dabei wird ein Spannungsabfall über einen Basiswiderstand Rbase (d.h. einen Widerstand in der Körperschicht) hervorgerufen.
  • Nach dieser bevorzugten Ausführungsform sind also die P-Kanal-MOS-Transistoren PM1, PM2 und die N-Kanal-MOS-Transistoren NM1, NM2 alle so aufgebaut, dass die Kanalrichtung darin parallel zur Kristallschicht <100> der SOI-Schicht ausgerichtet ist.
  • Eine Kristallrichtung <100> hat eine größere Löcherbeweglichkeit. Somit kann sich bei einem N-Kanal-MOS-Transistor, selbst wenn eine Stoßionisierung in einer Körperschicht des P-Typs innerhalb des N-Kanal-MOS-Transistors auftritt und Löcher/Elektronen-Paare entstehen, wodurch ein Stromfluss verursacht wird, der Strom schnell in der Körperschicht des P-Typs ausbreiten. Dies führt zu einer gleichmäßigen Stromverteilung und senkt einen Widerstand in der Körperschicht des P-Typs, ohne einen lokalen Stromfluss zu verursachen. Dies bedeutet eine Senkung des Basiswiderstands Rbase in 21.
  • Dementsprechend ist es möglich, wenn Stoßströme durch die N-Kanal-MOS-Transistoren NM1 und NM2 fließen, einen Spannungsabfall zu senken, der durch Stoßionisierungsstrom hervorgerufen wird, der durch die parasitären Bipolartransistoren fließt, die aus Source-, Drain- und Körperanschlüssen der Transistoren bestehen, und den elektrostatischen Entladungswiderstand zu erhöhen.
  • Wenn ein Stoßstrom durch den MOS-Transistor fließt, kann bei einem P-Kanal-MOS-Transistor der Strom über den P-Kanal mit niedrigem Widerstand fließen.
  • Hier kann eine Spaltung ohne Weiteres Abschnitte entlang der Kanalbreiten und -längen der N-Kanl-MOS-Transistoren mit erhöhtem elektrostatischem Entladungswiderstand und der P-Kanal-MOS-Transistoren mit niedrigem Widerstand gegen Stromfluss erzeugen.
  • Sechste bevorzugte Ausführungsform
  • Diese bevorzugte Ausführungsform stellt eine Halbleitervorrichtung bereit, bei der ein MOS-Transistor mit einer sogenannten belasteten Kanalstruktur auf einem SOI-Substrat ausgebildet ist, welches so ausgebildet ist, dass eine Kristallrichtung <100> der SOI-Schicht mit einer Kristallrichtung <110> eines Trägersubstrats ausgerichtet ist.
  • In der SOI-Schicht ist eine erste Halbleiterschicht in einer Kanalausbildungszone, in der ein Kanal ausgebildet werden soll, ausgebildet, und eine zweiten Halbleiterschicht ist in einer angrenzenden Zone der Kanalausbildungszone ausgebildet, wodurch der MOS-Transistor einen Aufbau hat, bei dem eine Gitterkonstante der ersten Halbleiterschicht in etwa gleich derjenigen der zweiten Halbleiterschicht ausgelegt ist. Konkreter ausgedrückt hat der MOS-Transistor einen Aufbau, bei dem ein Oberflächenseitenteilbereich (die Kanalausbildungszone) der SOI-Schicht eine belastete Siliziumkanalschicht ist, die eine höhere Gitterkonstante als normales Silizium hat, und der restliche Teilbereich (eine angrenzende Zone der Kanalausbildungszone) der SOI-Schicht ist eine Silizium-Germaniumschicht, die eine höhere Gitterkonstante als Silizium hat (siehe unpatentierte Bezugsschrift (3)).
  • Die Gitterkonstante der oberflächenseitigen Siliziumschicht, die in der angrenzenden Zone mit einer höheren Gitterkonstante als Silizium epitaxial aufgebaut wurde, ist durch den Einfluss einer Gitteranordnung in der angrenzenden Zone in etwa gleich der Gitterkonstante der angrenzenden Zone ausgelegt, und ist deshalb höher als die Gitterkonstante normalen Siliziums. Die oberflächenseitige Siliziumschicht steht somit unter Zugbelastung. Dies führt zu einem Anstieg der Ladungsträgerbeweglichkeit im Kanal, wodurch ein MOS-Transistor mit verbesserten Kennlinien erzielt wird. Dieser Transistor ist der MOS-Transistor mit der sogenannten belasteten Kanalstruktur.
  • In dieser bevorzugten Ausführungsform ist der MOS-Transistor mit der belasteten Kanalstruktur auf dem SOI-Substrat ausgebildet, bei dem das Trägersubstrat und die SOI-Schicht im Hinblick aufeinander unterschiedliche Kanalorientierungen haben, so dass die Kanalrichtung darin parallel zu einer Kristallrichtung <100> der SOI-Schicht ausgerichtet ist. Hier ist die Kristallrichtung <100> der SOI-Schicht mit der Kristallrichtung <110> des Trägersubstrats ausgerichtet.
  • Die Halbleitervorrichtung nach dieser bevorzugten Ausführungsform ist in 22 gezeigt. Diese Halbleitervorrichtung ist ein N-Kanal-MOS-Transistor, welcher auf der Oberfläche eines SOI-Substrats ausgebildet ist, bei dem das Trägersubstrat 1 wie ein Siliziumsubstrat, die Oxiddünnschicht 2 und eine SOI-Schicht 3b in dieser Reihenfolge übereinander angeordnet sind. Dieser N-Kanal-MOS-Transistor umfasst die Gateelektrode 12, die Gateisolierschicht 11 und die aktiven Source/Drainschichten 5 des N-Typs. Die SOI-Schicht 3b hat einen mehrlagigen Aufbau, der aus einer belasteten Siliziumkanalschicht 32 und einer Silizium-Germaniumschicht 31 besteht. Die Kanalrichtung im N-Kanal-MOS-Transistor ist parallel zu einer Kristallrichtung <100> der SOI-Schicht 3b ausgerichtet.
  • Der mehrlagige Aufbau aus Gateelektrode 12 und Gateisolierschicht 11 ist auf der Oberfläche der SOI-Schicht 3b ausgebildet, und die aktiven Source-/Drainschichten 5 des N-Typs sind in der Draufsicht angrenzend an die Gateelektrode 12 in der SOI-Schicht 3b ausgebildet. Die Außenränder der aktiven Source-/Drainschichten 5 sind durch die Elementisolationszone 4 der Art der Teilisolation gebildet.
  • Auf den Seitenflächen der Gateelektrode 12 und der Gateisolierschicht 11 ist die Randisolierschicht 13 ausgebildet, und an den Oberflächen der Gateelektrode 12 und der aktiven Source-/Drainschichten 5 sind Silizidzonen 12b bzw. 5a ausgebildet. Ein Teilbereich der SOI-Schicht 3b, welcher sich unter der Gateelektrode 12 befindet (einer Zone, wo der Kanal des MOS-Transistors auszubilden ist), ist die relativ niedrige Konzentration (P–) der Körperschicht 3a des P-Typs.
  • In der Halbleitervorrichtung nach dieser bevorzugten Ausführungsform hat die SOI-Schicht 3b einen mehrlagigen Aufbau, der aus der belasteten Siliziumkanalschicht 32 und der Silizium-Germaniumschicht 31 besteht. Somit wird von der Silizium-Germaniumschicht 31, welche die angrenzende Zone zur belasteten Siliziumkanalschicht 32 als Kanalausbildungsschicht ist, eine Zugbelastung angelegt, was die Ladungsträgerbeweglichkeit im Kanal verbessert.
  • Die Kanalrichtung im MOS-Transistor ist parallel zur Kristallrichtung <100> der SOI-Schicht 3b ausgerichtet. Da die Löcherbeweglichkeit in der Kristallrichtung <100> größer ist, kann sich, wie in der fünften bevorzugten Ausführungsform beschrieben, bei einem N-Kanal-MOS-Transistor, selbst wenn in der Körperschicht 3a des P-Typs im N-Kanal-MOS-Transistor Stoßionisierung auftritt und sich Löcher/Elektronen-Paare bilden, die einen Stromfluss verursachen, der Strom rasch in der Körperschicht 3a des P-Typs ausbreiten. Dadurch wird eine gleichmäßige Stromverteilung erzielt und ein Widerstand in der Körperschicht 3a des P-Typs reduziert, ohne dass ein lokaler Stromfluss verursacht wird.
  • Dementsprechend ist es möglich, einen Spannungsabfall zu senken, der durch Stoßionisierungsströme verursacht wird, die durch einen parasitären Bipolartransistor fließen, der aus Source, Drain und Körper des N-Kanal-MOS-Transistors besteht, und den elektrostatischen Entladungswiderstand zu vergrößern.
  • Bei einem P-Kanal-MOS-Transistor kann Strom über den P-Kanal mit niedrigem Widerstand fließen.
  • Im SOI-Substrat haben das Trägersubstrat 1 und die SOI-Schicht 3b im Hinblick aufeinander unterschiedliche Kristallorientierungen. Dies macht es möglich, dass das Trägersubstrat 1 und die SOI-Schicht 3b unterschiedliche Spaltungsebenen haben können, und das SOI-Substrat auch eine geringere Bruchneigung haben kann. Dies bedeutet eine Zunahme bei der Festigkeit des SOI-Substrats. Erhöhte Festigkeit des SOI-Substrats kann eine Belastung reduzieren, die für gewöhnlich während jedes Herstellungsprozesses auftritt. Eine solche Belastungssteuerung ist wichtig, da sich die Transistorkennlinien mit Belastung verändern. Besonders in dieser bevorzugten Ausführungsform ist hochpräzise Belastungssteuerung notwendig, da die belastete Siliziumkanalschicht 32 unter Anlegen von Zugbelastung von der Silizium- Germaniumschicht 31 gebildet wird. Die Verwendung dieses SOI-Substrats kann nicht nur den elektrostatischen Entladungswiderstand und die Stromsteuerungsfähigkeit des P-Kanal-MOS-Transistors erhöhen, sondern auch die Belastungssteuerung verbessern und gleichzeitig ungewisse Belastung reduzieren, die für gewöhnlich während jedes Herstellungsprozesses auftritt.
  • Hier kann eine Spaltung ohne Weiteres Abschnitte entlang der Kanalbreiten oder -längen der N-Kanal-Transistoren mit erhöhtem elektrostatischem Entladungswiderstand und den P-Kanal-MOS-Transistoren mit niedrigem Widerstand gegen Stromfluss erzeugen.
  • Aufgrund unterschiedlicher Kristallorientierungen des Trägersubstrats 1 und der SOI-Schicht 3b ist es auch möglich, das Merkmal des vorgenannten SOI-Substrats mit reduzierter Bruchneigung wirksam auszunutzen.
  • Die 23 bis 26 zeigen ein Herstellungsverfahren für das SOI-Substrat mit einem belasteten Kanalaufbau nach dieser bevorzugten Ausführungsform. Als Beispiel wird das hinlänglich bekannte Verfahren SMART-CUT (ein Markenzeichen) verwendet, um das Trägersubstrat 1 und die SOI-Schicht 3b zu kontaktieren.
  • Vor dem Kontaktieren wird die Silizium-Germaniumschicht 31 in der Oberfläche eines Wafers 320 für die SOI-Schicht ausgebildet, beispielsweise durch UHV-CVD (Ultrahochvakuum-CVD) (23). Dann wird eine Wasserstoffionenimplantation IP bis zu einer Tiefe durchgeführt, die einer Dicke DP1 der Silizium-Germaniumschicht 31 entspricht, um dadurch eine Kristalldefektschicht DF auszubilden (24).
  • Dann wird, wie in 25 gezeigt, die Silizium-Germaniumschicht 31 im Wafer 320 für die SOI-Schicht an eine größere Fläche eines Wafers für das Trägersubstrat gebondet, in dessen Oberfläche die Oxiddünnschicht 2 ausgebildet wird. In 25 ist die Bondingfläche mit BD angegeben. Zu diesem Zeitpunkt werden das Trägersubstrat 1 und der Wafer 320 für die SOI-Schicht gebondet, wobei ihre jeweiligen Kristallorientierungen <100> im Hinblick aufeinander um 45 Grad versetzt ausgerichtet werden.
  • Dann wird eine Wärmebehandlung durchgeführt, um die Kristalldefektschicht DF zu schwächen, und, wie in 26 gezeigt, wird der Wafer 320 für die SOI-Schicht an der Kristalldefektschicht DF geteilt. Gleichzeitig wird ein Umfangsabschnitt des Wafers 320 für die SOI-Schicht, welcher eine niedrige Anhaftfähigkeit hat, entfernt. In 26 ist eine Teilungsfläche mit DT angegeben.
  • Unter dieser Bedingung wird eine weitere Wärmebehandlung durchgeführt, um die Bondfestigkeit zwischen der Silizium-Germaniumschicht 31 und dem Trägersubstrat 1 zu erhöhen, und die Oberfläche der Silizium-Germaniumschicht 31 wird leicht poliert, um die restliche Kristalldefektschicht DF zu entfernen.
  • Danach wird beispielsweise auf der Oberfläche der Silizium-Germaniumschicht 31 Silizium durch das Epitaxieverfahren aufgebracht, um die belastete Siliziumkanalschicht 32 auszubilden (27). Nachfolgende allgemeine Herstellungsverfahren für den N-KanaI-MOS-Transistor komplettieren den in 22 gezeigten Aufbau.
  • Siebte bevorzugte Ausführungsform
  • Diese bevorzugte Ausführungsform stellt eine Halbleitervorrichtung bereit, bei der ein SRAM (statischer Direktzugriffsspeicher) aus vier MOS-Transistoren besteht, die auf einem SOI-Substrat ausgebildet sind, bei dem eine Kristallrichtung <100> der SOI-Schicht mit einer Kristallrichtung <110> eines Trägersubstrats ausgerichtet ist.
  • 28 ist ein Schaltungsschema einer Halbleitervorrichtung nach dieser bevorzugten Ausführungsform. In dieser Halbleitervorrichtung bilden, wie in 28 gezeigt, zwei N-Kanal-MOS-Transistoren NMd1, NMd2 und zwei P-Kanal-MOS-Transistoren PMa1, PMa2 einen SRAM.
  • Konkreter ausgedrückt ist der Drain des N-Kanal-MOS-Transistors NMd1 an das Gate des N-Kanal-MOS-Transistors NMd2 angeschlossen, und der Drain des N-Kanal-MOS-Transistors NMd2 ist an das Gate des N-Kanal-MOS-Transistors NMd1 angeschlossen.
  • Ein Massepotential GND ist an die Sourceanschlüsse des N-Kanal-MOS-Transistors NMd1 und NMd2 angelegt. Der Drain des N-Kanal-MOS-Transistors NMd1 ist auch an den Drain des P-Kanal-MOS-Transistors PMa1 angeschlossen, und der Drain des N-Kanal-MOS-Transistors NMd2 ist auch an den Drain des P-Kanal-MOS-Transistors PMa2 angeschlossen. Die Sourceanschlüsse der P-Kanal-MOS-Transistoren PMa1 und PMa2 sind an Bitleitungen BL1 bzw. BL2 angeschlossen.
  • Wie der in den 1 bis 3 gezeigte N-Kanal-MOS-Transistor sind die MOS-Transistoren NMd1, NMd2, PMa1 und PMa2 jeweils auf der Oberfläche eines SOI-Substrats ausgebildet, bei dem ein Trägersubstrat wie ein Siliziumsubstrat, eine Oxiddünnschicht und eine SOI-Schicht wie eine Siliziumschicht in dieser Reihenfolge übereinander angeordnet sind. Wie der in den 1 bis 3 gezeigte N-Kanal-MOS-Transistor haben sie jeweils eine Gateelektrode, eine Gateisolierschicht und aktive Source/Drainschichten. Bei den vorstehend genannten Transistoren sind die aktiven Source-/Drainschichten in den P-Kanal-MOS-Transistoren natürlich aktive Source-/Drainschichten des P-Typs, die mit Störstoffen des P-Typs dotiert sind.
  • Im SOI-Substrat ist eine Kristallrichtung <100> der SOI-Schicht mit einer Kristallrichtung <110> des Trägersubstrats ausgerichtet. In jedem der MOS-Transistoren NMd1, NMd2, PMa1 und PMa2 ist ein mehrlagiger Aufbau aus Gateelektrode und Gateisolierschicht auf der Oberfläche der SOI-Schicht ausgebildet, und die aktiven Source-/Drainschichten sind angrenzend an die Gateelektrode in der SOI-Schicht ausgebildet.
  • Bei den N-Kanal-MOS-Transistoren NMd1 und NMd2 sind, wie in 29 gezeigt, die Kanalrichtungen parallel zur Kristallrichtung <100> der SOI-Schicht ausgerichtet. Das heißt, eine Richtung der Gatebreite der Gateelektrode 12, welche senkrecht zur Kanalrichtung ist, ist parallel zur Kristallrichtung <100> der SOI-Schicht ausgerichtet.
  • Bei den P-Kanal-MOS-Transistoren PMa1 und PMa2 hingegen sind die Kanalrichtungen parallel zur Kristallrichtung <110> der SOI-Schicht ausgerichtet. Das heißt, eine Richtung der Gatebreite einer Gateelektrode 12s, welche senkrecht zur Kanalrichtung ist, ist parallel zur Kristallrichtung <110> der SOI-Schicht ausgerichtet.
  • Obwohl die aktive Schicht 6 des P-Typs zum Anlegen von Körperspannung im N-Kanal-MOS-Transistor der ersten bevorzugten Ausführungsform gezeigt ist, ist die Ausbildung einer solchen aktiven Schicht zum Anlegen von Körperspannung bei den MOS-Transistoren NMd1, NMd2, PMa1 und PMa2 nach dieser bevorzugten Ausführungsform optional.
  • Bei der Halbleitervorrichtung nach dieser bevorzugten Ausführungsform sind die MOS-Transistoren NMd1, NMd2, PMa1 und PMa2 so angeschlossen, dass sie einen SRAM bilden. Darüber hinaus sind die Kanalrichtungen in den N-Kanal-MOS-Transistoren NMd1 und NMd2, welche Treibertransistoren zum Speichern von Information im SRAM entsprechen, parallel zur Kristallrichtung <100> der SOI-Schicht ausgerichtet. Darüber hinaus sind die Kanalrichtungen in den P-Kanal-MOS-Transistoren PMa1 und PMa2, welche Zugriffstransistoren zum Steuern des Datenaustauschs im SRAM entsprechen, parallel zur Kristallrichtung <110> der SOI-Schicht ausgerichtet.
  • Die Kanalrichtungen, die parallel zur Kristallrichtung <110> der SOI-Schicht in den P-Kanal-MOS-Transistoren PMa1 und PMa2 ausgerichtet sind, führen in den P-Kanal-MOS-Transistoren PMa1 und PMa2 zu einer niedrigeren Ladungsträgerbeweglichkeit als in den Kanalrichtungen, die parallel zur Kristallrichtung <100> der SOI-Schicht ausgerichtet sind.
  • Durch die folgende Gleichung wird nun das Leitfähigkeitsverhältnis Rcell des Treibertransistors zu demjenigen des Zugriffstransistors ausgedrückt, welches ein Index für die Stabilität von Datenspeicherung in einer Speicherzelle des SRAM sein soll:
    Figure 00390001
  • In der Gleichung (1) ist Wdr die Gatebreite des Treibertransistors; Ldr ist die Gatelänge des Treibertransistors; μdr ist die Ladungsträgerbeweglichkeit des Treibertransistors; Pdr ist der Parameter der Leitfähigkeit des Treibertransistors im Gegensatz zu den vorgenannten Parametern; Wac ist die Gatebreite des Zugriffstransistors; Lac ist die Gatelänge des Zugriffstransistors; μac ist die Ladungsträgerbeweglichkeit des Zugriffstransistors; und Pac ist der Parameter der Leitfähigkeit des Zugriffstransistors im Gegensatz zu den vorgenannten Parametern.
  • Um eine hohe Stabilität der Datenspeicherung in einer Speicherzelle des SRAM zu gewährleisten, sollte das Leitfähigkeitsverhältnis Rcell gleich wie oder größer als ein bestimmter Wert eingestellt werden. Im Vergleich mit einer Halbleitervorrichtung, bei der die Kanalrichtungen in allen vier MOS-Transistoren parallel zur Kristallrichtung <100> der SOI-Schicht ausgerichtet sind, kann die Halbleitervorrichtung nach dieser bevorzugten Ausführungsform die Ladungsträgerbeweglichkeit μac des Zugriffstransistors senken. Dies bedeutet einen Anstieg des Leitfähigkeitsverhältnisses Rcell in Gleichung (1) und dementsprechend eine Verbesserung in der Stabilität des SRAM-Betriebs.
  • Nun soll der Fall betrachtet werden, bei dem in der Halbleitervorrichtung nach dieser bevorzugten Ausführungsform die SOI-Schicht um 45 oder 135 Grad gedreht ist und ein herkömmlicher SOI-Substrataufbau verwendet wird, bei dem die Kristallrichtung <110> des Trägersubstrats mit der Kristallrichtung <110> des Trägersubstrats ausgerichtet ist. In diesem Fall sind die Kanalrichtungen in den N-Kanal-MOS-Transistoren NMd1 und NMd2, die Treibertransistoren sind, parallel zur Kristallrichtung <110> der SOI-Schicht ausgerichtet, und die Kanalrichtungen in den P-Kanal-MOS-Transistoren PMa1 und PMa2, die Zugriffstransistoren sind, sind parallel zur Kristallrichtung <100> der SOI-Schicht ausgerichtet. In diesem Fall ist die Ladungsträgerbeweglichkeit μac des Zugriffstransistors größer als diejenige bei dieser bevorzugten Ausführungsform, und deshalb kann das Leitfähigkeitsverhältnis Rcell nicht erhöht werden..
  • Aus der vorstehenden Beschreibung ist ersichtlich, dass die Stabilität des SRAM-Betriebs dadurch erzielt werden kann, dass jeder Transistor in der Speicherzelle des SRAM wie bei der Halbleitervorrichtung nach dieser bevorzugten Ausführungsform angeordnet wird.
  • Soll das Leitfähigkeitsverhältnis Rcell alternativ nur auf einem vorbestimmten Wert gehalten werden, kann die Ladungsträger beweglichkeit μac reduziert werden, wodurch es möglich ist, die Gatebreite Wdr des Treibertransistors zu reduzieren und dadurch Platz zu sparen.
  • Hier kann eine Spaltung ohne Weiteres einen Abschnitt entlang der Kanalbreite oder -länge eines solchen MOS-Transistors mit stabilisiertem SRAM-Betrieb erzeugen.
  • Obwohl die Erfindung im Einzelnen aufgezeigt und beschrieben wurde, ist die vorstehende Beschreibung in allen Aspekten illustrativ und nicht einschränkend. Es ist deshalb klar, dass zahlreiche Modifizierungen und Abänderungen angedacht werden können, ohne dass dabei der Rahmen der Erfindung verlassen würde.
  • BEZUGSZEICHEN LISTE
    Figure 00420001
    Figure 00430001

Claims (9)

  1. Halbleitervorrichtung, die Folgendes umfasst: ein SOI-Substrat (SOI – Semiconductor on Insulator), in welchem ein Trägersubstrat (1), eine Oxiddünnschicht (2) und eine SOI-Schicht (3, 3b) in dieser Reihenfolge übereinander angeordnet sind, wobei das Trägersubstrat (1) und die SOI-Schicht (3) im Hinblick aufeinander unterschiedliche Kristallorientierungen haben; einen N-Kanal-MIS-Transistor (MIS – Metal Insulator Semiconductor) mit einer auf der SOI-Schicht ausgebildeten Gateisolierschicht (11), eine auf der Gateisolierschicht (11) ausgebildete Gateelektrode (12), eine angrenzend an die Gateelektrode (12) in der SOI-Schicht (3b) ausgebildete aktive Source-/Drainschicht (5) des N-Typs und eine zumindest unter der Gateelektrode (12) in der SOI-Schicht (3) ausgebildete Körperschicht (3a) des P-Typs; und eine aktive Schicht (6) des P-Typs zum Anlegen von Körperspannung, welche in der SOI-Schicht (3) ausgebildet und in Kontakt mit der Körperschicht (3a) des P-Typs ist, wobei eine Bahn (PT), die die Körperschicht (3a) des P-Typs mit der aktiven Schicht (6) des P-Typs zum Anlegen von Körperspannung verbindet, parallel zu einer Kristallrichtung <100> der SOI-Schicht (3) ausgerichtet ist.
  2. Halbleitervorrichtung nach Anspruch 1, die darüber hinaus Folgendes umfasst: eine Elementisolationszone (4) von der Art der Teilisolation, welche eine Elementisolationszone zum Isolieren des N-Kanal-MIS-Transistors ist, und welche sich nicht in einer Dickenrichtung der SOI-Schicht (3) bis zur Oxiddünnschicht (2) erstreckt.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die Gateelektrode (12) einen Kontaktsteckeranschluss (CT) umfasst, und ein Abschnitt der Gateisolierschicht (11), welcher sich unter dem Kontaktsteckeranschluss (CT) befindet, eine größere Dicke aufweist als der restliche Abschnitt.
  4. Halbleitervorrichtung nach Anspruch 1, wobei die aktive Schicht (6) des P-Typs zum Anlegen von Körperspannung sich in einem Teil der aktiven Source-/Drainschicht (5) des N-Typs befindet.
  5. Halbleitervorrichtung nach Anspruch 1, wobei die aktive Schicht (6) des P-Typs zum Anlegen von Körperspannung und die Gateelektrode (12) kurzgeschlossen sind.
  6. Halbleitervorrichtung, die Folgendes umfasst: ein SOI-Substrat (SOI – Semiconductor on Insulator), in welchem ein Trägersubstrat (1), eine Oxiddünnschicht (2) und eine SOI-Schicht (3) in dieser Reihenfolge übereinander angeordnet sind, wobei das Trägersubstrat (1) und die SOI-Schicht (3) im Hinblick aufeinander unterschiedliche Kristallorientierungen haben; einen MIS-Kondensator (MIS – Metal Insulator Semiconductor) mit einer auf der SOI-Schicht (3) ausgebildeten Gateisolierschicht (11), eine auf der Gateisolierschicht (11) ausgebildete Gateelektrode (12), und eine zumindest unter der Gateelektrode (12) in der SOI-Schicht (3) ausgebildete Körperschicht des P-Typs (3a); und eine aktive Schicht (6) des P-Typs, die in der SOI-Schicht (3) ausgebildet und elektrisch an die aktive Schicht (6) des P-Typs angeschlossen ist, wobei eine Bahn (PT), die die Körperschicht (3a) des P-Typs mit der aktiven Schicht (6) des P-Typs verbindet, parallel zu einer Kristallrichtung <100> der SOI-Schicht (3) ausgerichtet ist.
  7. Halbleitervorrichtung, die Folgendes umfasst: ein SOI-Substrat (SOI – Semiconductor on Insulator), in welchem ein Trägersubstrat (1), eine Oxiddünnschicht (2) und eine SOI-Schicht (3) in dieser Reihenfolge übereinander angeordnet sind, wobei das Trägersubstrat (1) und die SOI-Schicht (3) im Hinblick aufeinander unterschiedliche Kristallorientierungen haben; einen MIS-Transistor (MIS – Metal Insulator Semiconductor) mit einer auf der SOI-Schicht ausgebildeten Gateisolierschicht (11), eine auf der Gateisolierschicht (11) ausgebildete Gateelektrode (12) und eine angrenzend an die Gateelektrode (12) in der SOI-Schicht (3) ausgebildete aktive Source-/Drainschicht (51); und eine weitere auf der SOI-Schicht (3) ausgebildete Vorrichtung, wobei Source und Gate des MIS-Transistors kurzgeschlossen sind, der Drain des MIS-Transistors an einen Signaleingang (N1) oder Signalausgang (N2) der weiteren Vorrichtung angeschlossen ist, und eine Kanalrichtung im MIS-Transistor parallel zu einer Kristallrichtung <100> des MIS-Transistors ausgerichtet ist.
  8. Halbleitervorrichtung, die Folgendes umfasst: ein SOI-Substrat (SOI – Semiconductor on Insulator), in welchem ein Trägersubstrat (1), eine Oxiddünnschicht (2) und eine SOI-Schicht (3) in dieser Reihenfolge übereinander angeordnet sind, wobei das Trägersubstrat (1) und die SOI-Schicht (3) im Hinblick aufeinander unterschiedliche Kristallorientierungen haben; einen MIS-Transistor (MIS – Metal Insulator Semiconductor) mit einer auf der SOI-Schicht ausgebildeten Gateisolierschicht (11), eine auf der Gateisolierschicht (11) ausgebildete Gateelektrode (12) und eine angrenzend an die Gateelektrode (12) in der SOI-Schicht (3) ausgebildete aktive Source-/Drainschicht (51); wobei durch Ausbilden einer ersten Halbleiterschicht in einer Kanalausbildungszone in der SOI-Schicht (3), in der ein Kanal ausgebildet ist, und durch Ausbilden einer zweiten Halbleiterschicht in einer zur Kanalausbildungszone in der SOI-Schicht (3) angrenzenden Zone eine Gitterkonstante der ersten Halbleiterschicht in etwa gleich einer Gitterkonstante der zweiten Halbleiterschicht ausgelegt wird, und eine Kanalrichtung im MIS-Transistor parallel zu einer Kristallrichtung <100> der SOI-Schicht (3) ausgerichtet ist.
  9. Halbleitervorrichtung, die Folgendes umfasst: ein SOI-Substrat (SOI – Semiconductor on Insulator), in welchem ein Trägersubstrat (1), eine Oxiddünnschicht (2) und eine SOI-Schicht (3) in dieser Reihenfolge übereinander angeordnet sind, wobei das Trägersubstrat (1) und die SOI-Schicht (3) im Hinblick aufeinander unterschiedliche Kristallorientierungen haben; einen ersten und einen zweiten N-Kanal-MIS-Transistor (MIS – Metal Insulator Semiconductor), wovon jeder eine auf der SOI-Schicht ausgebildete Gateisolierschicht (11), eine auf der Gateisolierschicht (11) ausgebildete Gateelektrode (12) und eine angrenzend an die Gateelektrode (12) in der SOI-Schicht (3) ausgebildete aktive Source-/Drainschicht (5) des N-Typs umfasst; und einen ersten und einen zweiten P-Kanal-MIS-Transistor, wovon jeder eine auf der SOI-Schicht ausgebildete Gateisolierschicht (11), eine auf der Gateisolierschicht (11) ausgebildete Gateelektrode (12) und eine angrenzend an die Gateelektrode (12) in der SOI-Schicht (3) ausgebildete aktive Source-/Drainschicht (51) des P-Typs umfasst, wobei der Drain des ersten N-Kanal-MIS-Transistors an das Gate des zweiten N-Kanal-MIS-Transistors angeschlossen ist, der Drain des zweiten N-Kanal-MIS-Transistors an das Gate des ersten N-Kanal-MIS-Transistors angeschlossen ist, ein vorbestimmtes Potential an die Sourceanschlüsse des ersten und zweiten N-Kanal-MIS-Transistors angelegt wird, der Drain des ersten N-Kanal-MIS-Transistors auch an den Drain des ersten P-Kanal-MIS-Transistors angeschlossen ist, der Drain des zweiten N-Kanal-MIS-Transistors auch an den Drain des zweiten P-Kanal-MIS-Transistors angeschlossen ist, Kanalrichtungen sowohl des ersten als auch zweiten N-Kanal-MIS-Transistors parallel zu einer Kristallrichtung <100> der SOI-Schicht (3) ausgerichtet sind, und Kanalrichtungen sowohl des ersten als auch zweiten P-Kanal-MIS-Transistors parallel zu einer Kristallrichtung <110> der SOI-Schicht (3) ausgerichtet sind.
DE10327929A 2002-10-17 2003-06-20 Halbleitervorrichtung und Verfahren zu deren Herstellung Withdrawn DE10327929A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002302833A JP4294935B2 (ja) 2002-10-17 2002-10-17 半導体装置
JP2002/302833 2002-10-17

Publications (1)

Publication Number Publication Date
DE10327929A1 true DE10327929A1 (de) 2004-05-06

Family

ID=32089377

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10327929A Withdrawn DE10327929A1 (de) 2002-10-17 2003-06-20 Halbleitervorrichtung und Verfahren zu deren Herstellung

Country Status (6)

Country Link
US (3) US6870226B2 (de)
JP (1) JP4294935B2 (de)
KR (2) KR100549747B1 (de)
CN (2) CN1819272A (de)
DE (1) DE10327929A1 (de)
TW (1) TWI229885B (de)

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125034A (ja) * 1993-12-03 1996-05-17 Mitsubishi Electric Corp 半導体記憶装置
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置
JP2004311903A (ja) * 2003-04-10 2004-11-04 Oki Electric Ind Co Ltd 半導体装置及び製造方法
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
CN100361302C (zh) * 2003-10-29 2008-01-09 国际商业机器公司 混合衬底、集成半导体结构以及它们的制备方法
US7023055B2 (en) * 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US7319258B2 (en) * 2003-10-31 2008-01-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip with<100>-oriented transistors
TWI228293B (en) * 2003-12-02 2005-02-21 Univ Nat Taiwan A CMOS utilizing a special layout direction
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
KR100641365B1 (ko) * 2005-09-12 2006-11-01 삼성전자주식회사 최적화된 채널 면 방위를 갖는 모스 트랜지스터들, 이를구비하는 반도체 소자들 및 그 제조방법들
US6949420B1 (en) * 2004-03-12 2005-09-27 Sony Corporation Silicon-on-insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7432558B1 (en) * 2004-06-09 2008-10-07 Advanced Micro Devices, Inc. Formation of semiconductor devices to achieve <100> channel orientation
US7291886B2 (en) * 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
DE102004031708B4 (de) * 2004-06-30 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Substrats mit kristallinen Halbleitergebieten unterschiedlicher Eigenschaften
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
WO2006007188A1 (en) * 2004-06-30 2006-01-19 Advanced Micro Devices, Inc. Technique for forming a substrate having crystalline semiconductor regions of different characteristics
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
SG119256A1 (en) * 2004-07-28 2006-02-28 Taiwan Semiconductor Mfg Semiconductor-on-insulator chip with <100> oriented transistors
US7253034B2 (en) * 2004-07-29 2007-08-07 International Business Machines Corporation Dual SIMOX hybrid orientation technology (HOT) substrates
KR100541656B1 (ko) * 2004-08-03 2006-01-11 삼성전자주식회사 성능이 향상된 ｃｍｏｓ 소자 및 그 제조 방법
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) * 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
JP5172083B2 (ja) * 2004-10-18 2013-03-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法、並びにメモリ回路
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7238589B2 (en) * 2004-11-01 2007-07-03 International Business Machines Corporation In-place bonding of microstructures
DE102004057764B4 (de) * 2004-11-30 2013-05-16 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Substrats mit kristallinen Halbleitergebieten mit unterschiedlichen Eigenschaften, die über einem kristallinen Vollsubstrat angeordnet sind und damit hergestelltes Halbleiterbauelement
JP4965072B2 (ja) * 2004-12-01 2012-07-04 ラピスセミコンダクタ株式会社 Ｓｏｉ半導体装置の製造方法
US7422956B2 (en) * 2004-12-08 2008-09-09 Advanced Micro Devices, Inc. Semiconductor device and method of making semiconductor device comprising multiple stacked hybrid orientation layers
KR100674935B1 (ko) * 2005-01-06 2007-01-26 삼성전자주식회사 반도체 소자의 게이트 레이아웃
US7271043B2 (en) 2005-01-18 2007-09-18 International Business Machines Corporation Method for manufacturing strained silicon directly-on-insulator substrate with hybrid crystalline orientation and different stress levels
US7217978B2 (en) * 2005-01-19 2007-05-15 International Business Machines Corporation SRAM memories and microprocessors having logic portions implemented in high-performance silicon substrates and SRAM array portions having field effect transistors with linked bodies and method for making same
JP4987309B2 (ja) * 2005-02-04 2012-07-25 セイコーインスツル株式会社 半導体集積回路装置とその製造方法
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7268377B2 (en) * 2005-02-25 2007-09-11 International Business Machines Corporation Structure and method of fabricating a hybrid substrate for high-performance hybrid-orientation silicon-on-insulator CMOS devices
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7846164B2 (en) * 2005-06-18 2010-12-07 Ortho Impact Corporation Pedicle punch with cannula
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
JP2007035957A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置とその製造方法
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7605447B2 (en) 2005-09-22 2009-10-20 International Business Machines Corporation Highly manufacturable SRAM cells in substrates with hybrid crystal orientation
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090408A1 (en) * 2005-09-29 2007-04-26 Amlan Majumdar Narrow-body multiple-gate FET with dominant body transistor for high performance
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7531392B2 (en) * 2006-02-27 2009-05-12 International Business Machines Corporation Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same
US20070228425A1 (en) 2006-04-04 2007-10-04 Miller Gayle W Method and manufacturing low leakage MOSFETs and FinFETs
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7820501B2 (en) * 2006-10-11 2010-10-26 International Business Machines Corporation Decoder for a stationary switch machine
JP5010310B2 (ja) * 2007-02-28 2012-08-29 株式会社東芝 半導体装置の製造方法および半導体装置
KR20080079894A (ko) * 2007-02-28 2008-09-02 삼성에스디아이 주식회사 염료감응 태양전지 및 이의 제조방법
JP2009054705A (ja) 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
JP2009277963A (ja) 2008-05-16 2009-11-26 Toshiba Corp 半導体装置
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
FR2935539B1 (fr) * 2008-08-26 2010-12-10 Commissariat Energie Atomique Circuit cmos tridimensionnel sur deux substrats desalignes et procede de realisation
JP4794656B2 (ja) * 2009-06-11 2011-10-19 シャープ株式会社 半導体装置
US8120074B2 (en) 2009-10-29 2012-02-21 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
CN101710585B (zh) * 2009-12-01 2011-04-27 中国科学院上海微系统与信息技术研究所 混合晶向积累型全包围栅cmos场效应晶体管
CN103295951A (zh) * 2012-02-27 2013-09-11 中国科学院上海微系统与信息技术研究所 基于混合晶向soi的器件系统结构及制备方法
US9006798B2 (en) * 2013-05-03 2015-04-14 Infineon Technologies Ag Semiconductor device including trench transistor cell array and manufacturing method
US9059123B2 (en) * 2013-07-24 2015-06-16 International Business Machines Corporation Active matrix using hybrid integrated circuit and bipolar transistor
US20170358691A1 (en) * 2016-06-14 2017-12-14 Globalfoundries Inc. Reconfigurable MOS Varactor
FR3076398B1 (fr) * 2017-12-29 2019-12-27 X-Fab France Transistor et son procede de fabrication
US10714433B2 (en) * 2018-05-16 2020-07-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US675355A (en) * 1898-05-16 1901-05-28 William S Macharg Tunneling device.
JPH07335511A (ja) 1994-06-13 1995-12-22 Nippon Telegr & Teleph Corp <Ntt> 張り合わせウエハ
JP3075930B2 (ja) 1994-09-28 2000-08-14 三洋電機株式会社 半導体メモリ装置
JPH09223667A (ja) 1996-02-16 1997-08-26 Hitachi Ltd 積層基板およびその製造方法
JP4540146B2 (ja) 1998-12-24 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2001077368A (ja) 1999-09-03 2001-03-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
EP1102327B1 (de) * 1999-11-15 2007-10-03 Matsushita Electric Industrial Co., Ltd. Feldeffekt-Halbleiterbauelement
JP2002134374A (ja) 2000-10-25 2002-05-10 Mitsubishi Electric Corp 半導体ウェハ、その製造方法およびその製造装置
JP2002164520A (ja) 2000-11-27 2002-06-07 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法
KR100363555B1 (ko) 2001-02-07 2002-12-05 삼성전자 주식회사 에스오아이 트랜지스터의 플로팅 바디효과를 제거하기위한 에스오아이 반도체 집적회로 및 그 제조방법
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置

Also Published As

Publication number Publication date
US20050145940A1 (en) 2005-07-07
JP4294935B2 (ja) 2009-07-15
KR20040034356A (ko) 2004-04-28
TW200406813A (en) 2004-05-01
KR100549747B1 (ko) 2006-02-08
KR20050082169A (ko) 2005-08-22
CN1269224C (zh) 2006-08-09
US6870226B2 (en) 2005-03-22
CN1497739A (zh) 2004-05-19
US20040075141A1 (en) 2004-04-22
US7164172B2 (en) 2007-01-16
JP2004140148A (ja) 2004-05-13
US7531878B2 (en) 2009-05-12
KR100872608B1 (ko) 2008-12-09
TWI229885B (en) 2005-03-21
US20070087509A1 (en) 2007-04-19
CN1819272A (zh) 2006-08-16

Similar Documents

Publication Publication Date Title
DE10327929A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE112011100438B4 (de) Invertereinheit und Verfahren
DE102013105074B4 (de) Integrierter Schaltkreis, der FinFETs mit verschiedenen Finnenprofilen umfasst
DE112010004330B4 (de) Verfahren mit asymmetrischer Epitaxie zur Herstellung von Feldeffekttransistoren
DE102013103057B4 (de) Halbleitervorrichtung mit FinFETs mit zweistufigen Finnen
DE3029125C2 (de) Halbleiterspeicher
DE60213889T2 (de) Halbleiteranordnung
DE10250832B4 (de) MOS-Transistor auf SOI-Substrat mit Source-Durchkontaktierung und Verfahren zur Herstellung eines solchen Transistors
DE69738012T2 (de) Halbleitervorrichtung und deren Herstellungsverfahren
DE10231928A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE69133300T2 (de) Feldeffektanordnung mit einem Kanal aus polykristallinem Silizium
EP1741141A1 (de) Fin-feldeffekttransistor-anordnung und verfahren zum herstellen einer fin-feldeffekttransistor-anordnung
DE102020105207A1 (de) Stark dotierte vergrabene Schicht zum Reduzieren der MOSFET-AUS-Kapazität
DE10349185A1 (de) Halbleiterbaugruppe
DE19818779A1 (de) Halbleitervorrichtung
DE102021108583B4 (de) IC-Produkt mit einer FinFET-Vorrichtung mit einzelner aktiver Finne und eineelektrisch inaktive Struktur für Finnen zur Verringerung von Verspannung
DE19520958A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102016202110B4 (de) Halbleiterstruktur mit Backgate-Gebieten und Verfahren für ihre Herstellung
DE10243158A1 (de) Halbleitervorrichtung mit einer Kapazität
DE102008045034B4 (de) Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet
DE19923388B4 (de) Halbleiterspeicherbauelement mit SOI (Silizium auf Isolator) Struktur und Verfahren für dessen Herstellung
DE19710233A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE3109074A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102016205165A1 (de) Hybrid-finfet-/nanodraht-sram-zelle mithilfe selektiver germaniumkondensation
DE19824242A1 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8130 Withdrawal