DE102005027714A1 - Charge-Trapping-Speicherbauelement - Google Patents

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Abstract

Ein oxidierter Bereich (10) ist zwischen einem Substrat (1) aus Halbleitermaterial und einem Nitridliner (11) angeordnet, der Wortleitungsstacks (4) eines Speicherzellenarrays sowie dazwischen vorhandene Bereiche des Substrates bedeckt. Der oxidierte Bereich ist dafür vorgesehen, den Nitridliner sowohl vom Substrat als auch von einer Speicherschichtfolge (3) aus dielektrischen Materialien, die für Charge-Trapping vorgesehen ist, zu trennen. Der Nitridliner wird als Ätzstoppschicht bei der Ausbildung von Seitenwandspacern verwendet, die in einem Peripheriebereich dazu dienen, die PN-Übergänge der Source-/Drain-Bereiche der Transistoren der Adressierschaltung an den geeigneten Stellen auszubilden.

Description

  • Die vorliegende Erfindung betrifft Speicherbauelemente, die Arrays von Charge-Trapping-Speicherzellen umfassen.
  • Nichtflüchtige Speicherzellen, die elektrisch programmierbar und löschbar sind, können als Charge-Trapping-Speicherzellen realisiert werden, die eine Speicherschichtfolge aus dielektrischen Materialien umfassen, in der eine Speicherschicht zwischen Begrenzungsschichten aus dielektrischem Material einer höheren Energiebandlücke als der Speicherschicht angeordnet ist. Die Speicherschichtfolge ist zwischen einem Kanalbereich innerhalb eines Halbleiterkörpers und einer Gate-Elektrode angeordnet, die vorgesehen ist, den Kanal mittels eines angelegten elektrischen Potenzials zu steuern. Beispiele für Charge-Trapping-Speicherzellen sind die SONOS-Speicherzellen, in denen jede Begrenzungsschicht ein Oxid ist und die Speicherschicht ein Nitrid des Halbleitermateriales, üblicherweise Silizium ( US 5768192 , US 6011725 ).
  • Ladungsträger werden von Source nach Drain durch den Kanalbereich hindurch beschleunigt und gewinnen genügend Energie, um in der Lage zu sein, die untere Begrenzungsschicht zu durchdringen und innerhalb der Speicherschicht gefangen zu werden. Die so gefangenen Ladungsträger verändern die Schwellenspannung der Zellentransistorstruktur. Unterschiedliche Programmierzustände können durch Anlegen geeigneter Lesespannungen ausgelesen werden.
  • Eine Veröffentlichung von B. Eitan et al., „NROM: a Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" in IEEE Electron Device Letters 21, Seiten 543-545 (2000) beschreibt eine Charge-Trapping-Speicherzelle mit einer Speicherschichtfolge aus Oxid/Nitrid/Oxid, die insbesondere daran angepasst ist, mit einer Lesespannung betrieben zu werden, die der Programmierspannung entgegengesetzt ist (reverse read). Die Oxid-Nitrid-Oxid-Schichtfolge ist besonders darauf abgestimmt, den Bereich direkten Tunnelns zu vermeiden und den vertikalen Erhalt der gefangenen Ladungsträger zu garantieren. Die Oxid-Schichten sind mit einer Dicke von mehr als 5 nm spezifiziert.
  • Die Speicherschicht kann durch ein anderes dielektrisches Material ersetzt werden, vorausgesetzt, die Energiebandlücke ist kleiner als die Energiebandlücke der Begrenzungsschichten. Die Differenz in den Energiebandlücken sollte so groß wie möglich sein, um eine möglichst gute Eingrenzung der gefangenen Ladungsträger sicherzustellen und damit auch einen guten Datenerhalt. Wenn Siliziumdioxid als Begrenzungsschicht verwendet wird, kann die Speicherschicht Tantaloxid, Cadmiumsilikat, Titanoxid, Zirkonoxid oder Aluminiumoxid sein. Auch intrinsisch leitendes, also nicht-dotiertes Silizium kann als Material der Speicherschicht verwendet werden.
  • Ein Halbleiterspeicherbauelement umfasst ein Array von Speicherzellen, die für das Speichern von Information vorgesehen sind, sowie eine Adressierschaltung, die in einem Peripheriebereich angeordnet ist. CMOS-Feldeffekttransistoren sind wichtige Logikbauelemente von Adressierschaltungen. Source- und Drain-Bereiche dieser Feldeffekttransistoren sind in gewissen Abständen von der Gate-Elektrode angeordnet. In dem Herstellungsprozess werden deshalb Seitenwandspacer an den seitlichen Wänden der Gate-Elektrodenstacks verwendet, um die Source-/Drain-Bereiche zu implantieren, sodass die PN-Über gänge zwischen den dotierten Bereichen und dem Basishalbleitermaterial in einem Abstand von der Gate-Elektrode angeordnet sind. Zu diesem Zweck wird ein Nitridliner auf der Oberseite des Substrates oder Halbleiterkörpers und der Gate-Elektrodenstacks abgeschieden. Dieser Liner schützt die Bereiche der Grabenisolationen (STI, shallow trench isolation) zwischen den Bauelementen und dient als Ätzstoppschicht für das reaktive Ionenätzen der Oxidspacer. Nach der Implantierung der Source-/Drain-Bereiche werden die Oxidspacer entfernt, üblicherweise mittels nasschemischen Ätzens. Die Oxidspacer werden vorzugsweise aus TEOS (Tetraethylorthosilikat) hergestellt, und das Oxid wird direkt auf den Nitridliner aufgebracht. Das Oxid kann selektiv zu dem Nitrid des Liners entfernt werden. Deshalb ist der Nitridliner als Ätzstoppschicht in diesem Herstellungsschritt geeignet.
  • Ein Nitridliner, der ganzflächig auf das Substrat des Bauelementes aufgebracht ist und daher auch den Bereich des Speicherzellenarrays abdeckt, zeigt jedoch nachteilige Effekte in Bezug auf die Betriebseigenschaften der Speichertransistoren. Der Nitridliner befindet sich direkt benachbart zu dem Wortleitungsstack der Speicherzellen und befindet sich im Kontakt mit der Speicherschichtfolge, die üblicherweise Oxid/Nitrid/Oxid ist. Man nimmt an, dass das die Ursache für schlechte RAC-Werte (retention after cycling) ist, wobei es sich um eine der Haupteigenschaften handelt, die bei Charge-Trapping-Speicherbauelementen optimiert werden müssen. Ungenügende RAC-Werte beruhen wahrscheinlich auf einer hohen Einfangdichte von Ladungsträgern in dem Nitridliner und/oder auf einer hohen mechanischen Spannung, die dadurch hervorgerufen wird, dass der Nitridliner direkt auf der Speicherschichtfolge abgeschieden wird, sodass die Bildung von Leckpfaden in der Speicherschichtfolge resultieren kann.
  • Aufgabe der vorliegenden Erfindung ist es, ein Charge-Trapping-Speicherbauelement anzugeben, das verbesserte RAC-Werte zeigt, insbesondere eine NROM-Zelle mit einer Oxid-Nitrid-Oxid-Speicherschichtfolge. Insbesondere sollen Probleme, die sich aus der Anwendung eines Nitridliners in der Nähe der Speicherschichtfolge ergeben, beseitigt werden.
  • Diese Aufgabe wird mit dem Charge-Trapping-Speicherbauelement mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
  • Bei dem Speicherbauelement ist ein oxidierter Bereich unterhalb des Nitridliners gebildet sowie gegebenenfalls noch laterale oxidierte Bereiche zwischen der Speicherschichtfolge und dem Nitridliner. Das Oxid dient dazu, die mechanische Spannung im Bereich zwischen dem Nitridliner und dem Halbleiterkörper oder Substrat abzubauen und verhindert den Verlust von Ladungsträgern aus der Speicherschicht in den Nitridliner. Der oxidierte Bereich kann durch ein Wachsen thermischen Oxides mittels RTO (rapid thermal oxidation) oder durch radikal-basierte Oxidation erzeugt werden. Diese beiden Verfahren können ein Standard-Ausheilverfahren zum Aktivieren des implantierten Dotierstoffes unter Stickstoffatmosphäre ersetzen, was den zusätzlichen Vorteil hat, dass kein weiterer Herstellungsschritt erforderlich ist. Die Prozessvariante der radikal-basierten Oxidation oxidiert außer dem Material des Halbleiterkörpers, vorzugsweise Silizium, auch das Nitrid einer Oxid-Nitrid-Oxid-Speicherschichtfolge und ermöglicht auf diese Weise eine räumliche Trennung der Speicherschicht von dem Nitridliner. Der Verlust von Ladungsträgern, die in den Nitridliner ausdiffundieren, kann auf diese Weise effizient verhindert werden. Andere Verfahrensschritte, insbeson dere die Bildung der TEOS-Spacer, werden nicht nachteilig beeinflusst.
  • Es folgt eine genauere Beschreibung von Ausführungsbeispielen der Charge-Trapping-Speicherbauelemente anhand der Figuren.
  • Die 1 zeigt einen Querschnitt eines Ausschnitts des Speicherzellenarrays vor dem Aufbringen des Nitridliners.
  • Die 2 zeigt den Querschnitt gemäß 1 nach der Ausbildung der oxidierten Bereiche.
  • Die 3 zeigt den Querschnitt gemäß 2 für ein weiteres Ausführungsbeispiel.
  • Die 4 zeigt den Querschnitt gemäß 2 nach dem Aufbringen des Nitridliners und der Spacerschicht.
  • Die 5 zeigt den Querschnitt gemäß 3 nach dem Aufbringen des Nitridliners und der Spacerschicht.
  • Die 6 zeigt einen Querschnitt eines Ausschnitts der Adressierperipherie nach dem Ausbilden von Oxidspacern.
  • Ein Ausführungsbeispiel des Bauelementes wird im Folgenden anhand eines bevorzugten Herstellungsverfahrens genauer beschrieben. Die 1 zeigt einen Querschnitt aus dem Speicherzellenarray quer zu der Längsrichtung der Wortleitungen. Der Halbleiterkörper oder das Substrat 1, Source-/Drain-Bereiche 2, eine Speicherschichtfolge 3 mit einer unteren Begrenzungsschicht 31, einer Speicherschicht 32 und einer oberen Begrenzungsschicht 33, der Wortleitungsstack 4 einschließlich der Gate-Elektroden der Zellentransistoren mit Seitenwandisolationen 7 in Spacerform und oberseitigen Isolationen 8 und einer Oxidschicht 9, die die Seitenwände der Wortleitungsstacks bedeckt und einen Anteil der oberen Begrenzungsschicht 33 bildet, sind für ein Zwischenprodukt eines typischen bevorzugten Ausführungsbeispiels dargestellt. Zwischen den Spacern der Seitenwandisolationen 7 ist die Speicherschichtfolge entfernt worden, um nur eine dünne Restschicht der unteren Begrenzungsschicht 31 übrig zu lassen. Statt dessen kann jedoch auch die gesamte Speicherschichtfolge 3 ebenso in den Bereichen oberhalb der Source-/Drain-Bereiche 2 belassen werden. Die Wortleitungsstacks 4 sind als Doppelschichtstreifen dargestellt, die senkrecht zur Zeichenebene verlaufen und typischerweise eine untere Schicht aus vorzugsweise Polysilizium aufweisen, die die Gate-Elektroden der Transistorstrukturen der Speicherzellen umfassen, und eine obere elektrisch leitfähige Wortleitungsschicht, die vorgesehen wird, um den Leitungswiderstand zu vermindern.
  • Die in dem Querschnitt der 1 dargestellte Struktur ist das Zwischenprodukt des Herstellungsverfahrens, auf das der Nitridliner aufgebracht werden soll. Um die Struktur des Bauelementes zu erzeugen, wird die Oberfläche des Halbleiterkörpers oder Substrates 1 in den Bereichen oberhalb der Source-/Drain-Bereiche 2 oxidiert, um die oxidierten Bereiche 10, die in der 2 wiedergegeben sind, auszubilden.
  • Die 2 zeigt den Querschnitt gemäß der 1 nach dem Ausbilden der oxidierten Bereiche 10 und nach einem Ausheilschritt zum Aktivieren des implantierten Dotierstoffes, was in einer Ausdehnung der Abmessungen der Source-/Drain-Bereiche 2 resultiert. Der verbleibende Schichtanteil der unteren Grenzschicht 31, die ein Oxid sein kann, ist durch die gestrichelte Linie in dem oxidierten Bereich 10 angedeutet.
  • Dieser verbleibende Schichtanteil der unteren Grenzschicht 31 wird angehoben, wenn das Halbleitermaterial des Halbleiterkörpers oder Substrates 1 oxidiert wird und sich das Volumen des oxidierten Materiales wesentlich vergrößert.
  • Die 3 zeigt den Querschnitt gemäß der 2 für ein anderes Ausführungsbeispiel, das seitliche oxidierte Bereiche 101 aufweist, die zwischen der Speicherschichtfolge und dem Nitridliner angeordnet sind. Diese lateralen oxidierten Bereiche 101 können vorzugsweise mittels radikal-basierter Oxidationsschritte hergestellt werden anstelle eines Ausheilverfahrens unter Stickstoffatmosphäre. Die Seitenwandisolationen 7 und die oberseitigen Isolationen 8 sind vorzugsweise Nitrid. In diesem Fall bildet die radikal-basierte Oxidation dünne oxidierte Schichten 14, die die Oberseite des Nitrids wie in 3 gezeigt bedecken.
  • Die 4 und 5 zeigen Querschnitte gemäß den Querschnitten der 2 beziehungsweise 3, nachdem der Nitridliner 11 und die Spacerschicht 12 aufgebracht worden sind. Wie man den 4 und 5 entnimmt, wird der Nitridliner ganzflächig, einschließlich der Wortleitungsstacks, aufgebracht. Die Spacerschicht 12 wird zunächst ganzflächig konform abgeschieden und anschließend anisotrop rückgeätzt, um die Seitenwandspacer in der Adressierperipherie zu bilden sowie die verbleibenden Anteile, die in den 4 und 5 gezeigt sind, innerhalb der schmalen Zwischenräume zwischen zueinander benachbarten Wortleitungsstacks.
  • Die 4 zeigt, dass der Nitridliner 11 etwas von dem Halbleitermaterial unterhalb der oxidierten Bereiche 10 abgesetzt ist.
  • Das alternative Ausführungsbeispiel gemäß der 5 umfasst ebenfalls laterale oxidierte Bereiche, die hier den Nitridliner 11 auch von der Speicherschichtfolge 3, insbesondere von der Speicherschicht selbst, die in bevorzugten Ausführungsbeispielen Nitrid sein kann, trennen. Der oxidierte Bereich 10 verhindert oder beeinträchtigt auf diese Weise ein Austreten von Ladungsträgern aus der Speicherschicht in den Nitridliner 11. Die 5 zeigt daher das bevorzugte Ausführungsbeispiel, obwohl auch das Ausführungsbeispiel gemäß der 4 eine Verbesserung darstellt, die zu besseren RAC-Werten führt.
  • Die 6 zeigt einen Querschnitt des Peripheriebereiches des Bauelementes mit dem Halbleiterkörper oder Substrat 1, dem Source-/Drain-Bereich 2, dem Gate-Dielektrikum 5 und den Gate-Elektroden 6. Die Gate-Elektroden 6 sind hier als Anteil der Schichtstacks dargestellt, mit einer unteren Schicht, die die Gate-Elektrode 6 bildet und die dotiertes Polysilizium sein kann, und einer oberen Schicht, die Metall oder Metallsilizid sein kann. Die Seitenwandspacer 13 sind auf dem Nitridliner 11 angeordnet. Die Spacer 13 sind als Maske für den Implantationsschritt vorgesehen, um die seitlichen Abmessungen der Source-/Drain-Bereiche 2 zu vermindern. Die 6 zeigt, dass das Gate-Dielektrikum 5 einen Schichtanteil umfasst, der durch oxidiertes Halbleitermaterial gebildet ist, sodass die untere Grenze der Schicht des Gate-Dielektrikums im Bereich zwischen den Gate-Elektrodenstacks geringfügig tiefer vorhanden ist als im Bereich unterhalb der Stacks. Der Nitridliner 11 dient hier als Ätzstoppschicht, wenn die Seitenwandspacer 13 anisotrop geätzt werden, ausgehend von einer ganzflächig konform abgeschiedenen Schicht des Spacermaterials.
  • Es ist ein Vorteil dieses Speicherbauelementes, dass sowohl der Abbau der mechanischen Spannung als auch die räumliche Trennung zwischen der Speicherschichtfolge und dem Nitridliner eine positive Auswirkung auf die RAC-Betriebseigenschaft des Bauelementes haben, während die Bildung der Spacer in dem Peripheriebereich nicht nachteilig beeinflusst wird und in der üblichen Weise ausgeführt werden kann.
  • 1
    Substrat
    2
    Source-/Drain-Bereich
    3
    Speicherschichtfolge
    31
    untere Begrenzungsschicht
    32
    Speicherschicht
    33
    obere Begrenzungsschicht
    4
    Wortleitungsstack
    5
    Gate-Dielektrikum
    6
    Gate-Elektrode
    7
    Seitenwandisolation
    8
    oberseitige Isolation
    9
    Oxidschicht
    10
    oxidierter Bereich
    101
    lateraler oxidierter Bereich
    11
    Nitridliner
    12
    Spacerschicht
    13
    Seitenwandspacer
    14
    oxidierte Schicht

Claims (3)

  1. Charge-Trapping-Speicherbauelement mit einem Halbleiterkörper oder Substrat (1) mit einer Hauptfläche, einem an der Hauptfläche angeordneten Array von Speicherzellen mit jeweils einem Kanalbereich, Source-/Drain-Bereichen (2), wobei der Kanalbereich zwischen den Source-/Drain-Bereichen angeordnet ist, einer Gate-Elektrode (6) und einer Speicherschichtfolge (3) aus dielektrischen Materialien, die für Charge-Trapping vorgesehen und zwischen dem Kanalbereich und der Gate-Elektrode angeordnet ist und eine Speicherschicht (32) zwischen Begrenzungsschichten (31, 33) umfasst, außerdem mit Wortleitungsstacks (4), die längs Zeilen von Speicherzellen angeordnet und elektrisch mit den Gate-Elektroden verbunden sind, Seitenwandisolationen (7), die an Flanken der Wortleitungsstacks angeordnet sind und die Wortleitungsstacks elektrisch isolieren, und einem Nitridliner (11), der die Wortleitungsstacks und dazwischen vorhandene Bereiche der Hauptfläche bedeckt und als Ätzstoppschicht bei der Ausbildung von Seitenwandspacern vorgesehen ist, dadurch gekennzeichnet, dass ein oxidierter Bereich (10) zumindest zwischen dem Nitridliner (11) und dem Halbleiterkörper oder Substrat (1) angeordnet ist.
  2. Charge-Trapping-Speicherbauelement nach Anspruch 1, bei dem der oxidierte Bereich (10) außerdem laterale oxidierte Bereiche (101) umfasst, die zwischen dem Nitridliner (11) und der Speicherschicht (32) angeordnet sind.
  3. Charge-Trapping-Speicherbauelement nach Anspruch 1 oder 2, bei dem eine Adressierschaltung aus Feldeffekttransistoren vorhanden ist, diese Transistoren jeweils ein Gate-Dielektrikum aufweisen und Bereiche dieses Gate-Dielektrikums zwischen dem Nitridliner und dem Halbleiterkörper oder Substrat angeordnet sind.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060281255A1 (en) * 2005-06-14 2006-12-14 Chun-Jen Chiu Method for forming a sealed storage non-volative multiple-bit memory cell

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US5830794A (en) * 1996-03-11 1998-11-03 Ricoh Company, Ltd. Method of fabricating semiconductor memory
US6011725A (en) * 1997-08-01 2000-01-04 Saifun Semiconductors, Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US20030205727A1 (en) * 2001-03-17 2003-11-06 Samsung Electronics Co., Ltd Flash memory device and a method for fabricating the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355938B1 (ko) * 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
US5966603A (en) * 1997-06-11 1999-10-12 Saifun Semiconductors Ltd. NROM fabrication method with a periphery portion
US6426247B1 (en) * 2001-01-17 2002-07-30 International Business Machines Corporation Low bitline capacitance structure and method of making same
DE10256936B3 (de) * 2002-12-05 2004-09-09 Infineon Technologies Ag Verfahren zur Herstellung von selbstjustierten Kontaktierungen auf vergrabenen Bitleitungen
US6869843B2 (en) * 2003-06-27 2005-03-22 Macronix International Co., Ltd. Non-volatile memory cell with dielectric spacers along sidewalls of a component stack, and method for forming same
US7041545B2 (en) * 2004-03-08 2006-05-09 Infineon Technologies Ag Method for producing semiconductor memory devices and integrated memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5830794A (en) * 1996-03-11 1998-11-03 Ricoh Company, Ltd. Method of fabricating semiconductor memory
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6011725A (en) * 1997-08-01 2000-01-04 Saifun Semiconductors, Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US20030205727A1 (en) * 2001-03-17 2003-11-06 Samsung Electronics Co., Ltd Flash memory device and a method for fabricating the same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
EITAN,B., et al.: NROM: ANovel Localized Trapping, 2-Bit Nonvolatile Memory Cell IEEE Electron Device Letters, Vol. 21, No. 11, Nov. 2000, S. 543-545
EITAN,B., et al.: NROM: ANovel Localized Trapping,2-Bit Nonvolatile Memory Cell IEEE Electron Device Letters, Vol. 21, No. 11, Nov. 2000, S. 543-545 *

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Publication number Publication date
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US20060267078A1 (en) 2006-11-30

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