DE102005008478B3 - Verfahren zur Herstellung von sublithographischen Strukturen - Google Patents

Verfahren zur Herstellung von sublithographischen Strukturen Download PDF

Info

Publication number
DE102005008478B3
DE102005008478B3 DE102005008478A DE102005008478A DE102005008478B3 DE 102005008478 B3 DE102005008478 B3 DE 102005008478B3 DE 102005008478 A DE102005008478 A DE 102005008478A DE 102005008478 A DE102005008478 A DE 102005008478A DE 102005008478 B3 DE102005008478 B3 DE 102005008478B3
Authority
DE
Germany
Prior art keywords
auxiliary layer
layer
auxiliary
layer structure
structures
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102005008478A
Other languages
English (en)
Inventor
Harald Seidl
Martin Ulrich Dr. Gutsche
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102005008478A priority Critical patent/DE102005008478B3/de
Priority to EP06101288A priority patent/EP1696477B1/de
Priority to DE502006004698T priority patent/DE502006004698D1/de
Priority to TW095104126A priority patent/TWI304151B/zh
Priority to US11/361,849 priority patent/US7605090B2/en
Priority to KR1020060017617A priority patent/KR100715051B1/ko
Application granted granted Critical
Publication of DE102005008478B3 publication Critical patent/DE102005008478B3/de
Priority to US12/548,723 priority patent/US8084190B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks

Abstract

Verfahren zur Herstellung von sublithographischen Strukturen mit den Schritten Ausbilden einer ganzflächigen ersten Hilfsschicht (2) an der Oberfläche einer Trägerschicht (1), Ausbilden einer zweiten Hilfsschichtstruktur (3, 4), anisotropes und isotropes Rückätzen der ersten Hilfsschicht (2) zum Ausbilden einer zweiten Hilfsschichtstruktur (2B) und Ausbilden einer ganzflächigen Maskenschicht (5). Nach einem weiteren anisotropen Rückätzen der Maskenschicht (5) und dem Entfernen der ersten und zweiten Hilfsschichtstrukturen (2B, 3, 4) erhält man sublithographische Strukturen (5A) mit sublithographischen Abständen voneinander.

Description

  • Verfahren zur Herstellung von sublithographischen Strukturen Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung von sublithographischen Strukturen und insbesondere von sublithographischen Strukturen, welche zueinander einen sublithographischen Abstand aufweisen.
  • Bei der Entwicklung von geeigneten Lithographieverfahren zur Herstellung sehr feiner Strukturen beispielsweise unterhalb von 100 nm ergeben sich außerordentlich große Probleme, die insbesondere aus der sogenannten Resistchemie, der Maskenherstellung und der Komplexität des Lithographiesystems resultieren.
  • So wird beispielsweise in der JP 11-015 137 A ein Verfahren zur Herstellung einer Maske beschrieben, bei dem weiterhin herkömmliche Ätztechniken und Dünnschicht-Abscheideverfahren verwendet werden können. Hierfür wird unter einer Maske eine Al-Struktur zurückgeätzt, anschließend eine Au-Dünnschicht aufgebracht und ein Resist auch in den unterätzten Bereichen der Maske ausgebildet. Durch einen weiteren gerichteten Ätzschritt wird der Resist bis auf die unterätzten Bereiche entfernt und es kann eine weitere AuGe-Struktur dadurch selbstjustierend ausgebildet werden.
  • Ferner ist aus der US 5 300 378 A ein Verfahren zur Herstellung einer optischen Maske bekannt, wobei Lichtabschirmbereiche derart durch Zwischenbereiche beabstandet neben Phasenverschiebungsbereichen angeordnet sind, dass sich eine Auflösung und ein Kontrast verbessern. Die Breite der Zwischenbereiche wird hierbei durch eine seitliche Unterätzung eines verwendeten Positiv-Resists festgelegt.
  • Bei der Weiterentwicklung der optischen Lithographie zur Herstellung von sehr feinen Strukturen in einem Bereich kleiner 100 nm wurde die sogenannte 157 nm-Lithographie erreicht. Diese Lithographieverfahren benötigen hierbei neuartige Resistmaterialien, wobei trotz intensivster Bemühungen bisher kein Resist gefunden wurde, der vollständig die technischen Anforderungen hinsichtlich derartig kleiner Strukturen erfüllt. Darüber hinaus sind neben diesen neuen Materialien auch neue Verfahren zur Maskenherstellung notwendig, wobei deren Entwicklung wiederum sehr kostenintensiv ist. Es ergeben sich daher sehr kostenintensive und schwer handhabbare Lithographiesysteme.
  • Als Alternative zu derartigen herkömmlichen optischen Lithographieverfahren wurden daher sogenannte sublithographische Verfahren eingeführt. Bei diesen Verfahren wird z.B. mit einem herkömmlichen Fotoresist eine Struktur auf einer Hilfsschicht fotolithographisch ausgebildet, die Hilfsschicht unter Verwendung des strukturierten Fotoresists anisotrop geätzt, die Resistmaske entfernt, und anschließend wird mittels eines isotropen Ätzverfahrens die Hilfsschicht von allen Seiten nochmals zurückgeätzt und damit verkleinert. Auf diese Weise erhält man sublithographische Maskenstrukturen, die mit üblichen Ätzverfahren zur Ausbildung von beispielsweise sublithographischen Gatestrukturen in eine Gateschicht übertragen werden können.
  • In gleicher Weise können derartige sublithographische Maskenstrukturen auch mittels des sogenannten Spacerverfahrens ausgebildet werden, wobei üblicherweise mittels optischer Lithographie zunächst eine erste Maske mit im Wesentlichen senkrechten Seitenwänden ausgebildet und strukturiert wird. Anschließend wird eine sehr dünne weitere Maskenschicht ganzflächig an der Oberfläche der ersten Maske bis zu einer vorbestimmten Dicke abgeschieden. Mittels eines anisotropen Ätz verfahrens werden anschließend die horizontalen Schichtbereiche der weiteren Maskenschicht entfernt, so dass nur noch eine sublithographische Maskenstruktur an der Seitenwand der ersten Maske übrig bleibt.
  • Abschließend wird die erste Maske entfernt und die alleinstehenden sublithographischen Maskenstrukturen mit ihrer vorbestimmten Dicke bzw. Gatelänge in die darunter liegende Gateschicht zur Ausbildung von beispielsweise einer sublithographischen Gatestruktur übertragen. Ein derartiges herkömmliches Verfahren ist beispielsweise aus der Druckschrift US 6 296 974 B1 bekannt.
  • Nachteilig bei derartigen herkömmlichen Verfahren ist jedoch, dass auf diese Art und Weise zwar sublithographische Strukturen erzeugt werden können, jedoch deren minimaler Abstand voneinander weiterhin vom lithographischen System bestimmt wird und insbesondere größer als eine minimale mittels Lithographie erzeugbare Strukturgröße F ist. Genauer gesagt ist bei derartigen herkömmlichen Verfahren weiterhin ein sogenannter „Pitch', der sich zusammensetzt aus der Summe einer Strukturbreite und einem Abstand von unmittelbar benachbarten Strukturen, weiterhin 2F, d.h, der doppelten minimalen mittels Lithographie erzeugbaren Strukturgröße.
  • Die Druckschrift US 5 328 810 A offenbart daher ein Verfahren, bei dem dieses Spacerverfahren sozusagen zweimal angewendet wird, d.h. an den sublithographischen Strukturen nochmals Spacer mit F/2 ausgebildet werden, wodurch man erstmalig auch eine Beabstandung der sublithographischen Spacer von F/2 erhält. Ein derartiges Verfahren ist jedoch sehr aufwändig und damit kostenintensiv.
  • Der Erfindung liegt daher die Aufgabe zu Grunde ein Verfahren zur Herstellung von sublithographischen Strukturen zu schaf fen, welches einfach sowie kostengünstig ist und bei dem wiederum ein Abstand zwischen benachbarten Strukturen sublithographische Ausmaße aufweist.
  • Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des Patentanspruchs 1 gelöst.
  • Demzufolge wird an der Oberfläche einer Trägerschicht eine erste Hilfsschicht ganzflächig ausgebildet, und anschließend an der Oberfläche der ersten Hilfsschicht eine lithographisch strukturierte zweite Hilfsschichtstruktur ausgebildet. Ferner wird zunächst ein anisotropes Rückätzen der ersten Hilfsschicht unter Verwendung der zweiten Hilfsschichtstruktur als Maske bis zur Trägerschicht und anschließend ein isotropes Rückätzen zum Entfernen von Teilabschnitten unterhalb der ersten Hilfsschichtstruktur durchgeführt.
  • In einem nachfolgenden Schritt wird die eigentliche Maskenschicht ganzflächig und insbesondere auch an den Teilabschnitten unterhalb der ersten Hilfsschichtstruktur ausgebildet, und anschließend ein weiteres anisotropes Rückätzen dieser Maskenschicht zum Ausbilden der sublithographischen Struktur durchgeführt. Nach dem Entfernen der ersten und zweiten Hilfsschichtstrukturen wird die sublithographische Struktur freigelegt, wobei nicht nur eine Breite sondern auch ein Abstand zwischen benachbarten Strukturen eine sublithographische Abmessung aufweist. Insbesondere bei der Herstellung von Speicher-Arrays ergeben sich dadurch bei verringerten Kosten bisher nicht gekannte Integrationsdichten.
  • Vorzugsweise wird als zweite Hilfsschichtstruktur eine zweite Hilfsschicht zunächst ganzflächig ausgebildet und zum Ausbilden einer lithographischen Hilfsschichtstruktur lithographisch strukturiert. Über dieser lithographisch strukturier ten Hilfsschichtstruktur wird ferner eine Spacerschicht ganzflächig ausgebildet und zum Ausbilden einer Spacerstruktur an den Seitenwänden der lithographischen Hilfsschichtstruktur mittels eines Spacerverfahrens strukturiert. Durch dieses zweifache Verfahren können die Abmessungen der zweiten Hilfsschichtstruktur sehr genau eingestellt werden.
  • Vorzugsweise wird beim Ausbilden der zweiten Hilfsschichtstruktur ein Abstand zwischen zwei benachbarten zweiten Hilfsschichtstrukturen durch die Spacerstruktur auf eine halbe Breite der lithographisch strukturierten Hilfsschichtstruktur und eine Breite der Teilabschnitte unterhalb der zweiten Hilfsschichtstruktur ebenfalls auf eine halbe Breite der lithographischen Hilfsschichtstruktur eingestellt. Auf diese Weise erhält man einen symmetrischen Aufbau, d.h. eine Breite der sublithographischen Strukturen ist gleich dem Abstand zwischen zwei benachbarten sublithographischen Strukturen. Wird als Strukturbreite der lithographisch strukturierten Hilfsschichtstruktur eine minimale mittels Lithographie erzeugbare Strukturgröße F verwendet, so ergibt sich demzufolge sowohl für den Abstand als auch für die sublithographische Struktur eine Breite von 0,5 F, wodurch der sogenannte Pitch (= Strukturgröße + Abstand) einen Wert von F aufweist.
  • Vorzugsweise wird eine Dicke der ersten Hilfsschicht auf 1/5 der Breite der lithographischen Hilfsschichtstruktur eingestellt, wodurch in einem nachfolgenden Verfahrensschritt die Maskenschicht lunkerfrei, d.h. ohne Hohlräume oder Öffnungen, ausgebildet werden kann.
  • Vorzugsweise wird als Trägerschicht Si, als erste Hilfsschicht SiGe, C oder ein organisches Spin-on-Polymer, als zweite Hilfsschichtstruktur SiN und als Maskenschicht SiO2 verwendet. Alternativ kann für die Trägerschicht auch SiO2 und als Maskenschicht Si verwendet werden, wobei die übrigen Schichten gleich bleiben. Bei Verwendung derartiger Materia lien ergibt sich ein besonders einfaches Herstellungsverfahren, da es sich um Standardmaterialien der Halbleitertechnik handelt.
  • Zum Ätzen der SiGe-Hilfsschichtstruktur kann entweder HNO3/HF/CH3COOH/H2O oder H2O2 oder NH9OH/H2O2/H2O als Ätzmittel verwendet werden. Zum Ätzen der zweiten Hilfsschichtstruktur wird vorzugsweise heiße Phosphorsäure (H3PO4) mit einer Temperatur von beispielsweise 150 Grad Celsius als Ätzmittel verwendet.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1A bis 1F vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung von sublithographischen Strukturen gemäß einem ersten und zweiten Ausführungsbeispiel.
  • Anhand der 1A bis 1F werden nachfolgend zwei bevorzugte Ausführungsbeispiele beschrieben, die sich im Wesentlichen in der Auswahl ihrer jeweiligen Materialien voneinander unterscheiden.
  • Erstes Ausführungsbeispiel
  • Gemäß 1A wird zunächst eine Trägerschicht 1 vorbereitet. Hierbei kann es sich unmittelbar um ein Trägersubstrat handeln wie beispielsweise einen Halbleiterwafer oder um eine auf einem nicht dargestellten Trägersubstrat ausgebildete Trägerschicht 1. Gemäß dem ersten Ausführungsbeispiel wird auf einem Silizium-Halbleiterwafer eine Si-Schicht 1 als zu strukturierende Trägerschicht abgeschieden. Anschließend wird eine SiGe-Schicht als erste Hilfsschicht 2 mit einer Dicke kleiner 0,5 F ausgebildet, wobei F eine minimale mittels Lithographie erzeugbare Strukturgröße der Fertigungslinie dar stellt. Vorzugsweise ist die Schichtdicke der ersten Hilfsschicht 2 kleiner 0,25 F oder sogar kleiner 0,2 F, wodurch für eine spätere Abscheidung eine ausreichende Lunkerfreiheit sichergestellt werden kann.
  • Alternativ kann als erste Hilfsschicht 2 auch eine Kohlenstoff-Schicht, SILKTM oder andere Materialien mit geeigneten Ätzselektivitäten verwendet werden. SILKTM stellt hierbei ein organisches Spin-on-Polymer mit idealen Fülleigenschaften und guten Planarisierungseigenschaften dar, welches eine Temperaturstabilität von bis zu 450 Grad Celsius aufweist und unter diesem Namen von der Firma Dow Chemical vertrieben wird.
  • Als Abscheideverfahren für die erste Hilfsschicht 2 wird vorzugsweise ein CVD-Verfahren durchgeführt, mit dem die erste Hilfsschicht 2 mit im Wesentlichen gleicher Schichtdicke, d.h. konformal an der Oberfläche der vorzugsweise planaren Trägerschicht 1 ausgebildet wird. Grundsätzlich sind jedoch auch Sputter-, (PVD, Physical Vapor Deposition) oder sonstige Verfahren denkbar, mit denen eine derartige Schicht mit gut einstellbarer Schichtdicke ausgebildet werden kann.
  • Anschließend werden lithographisch strukturierte zweite Hilfsschichtstrukturen an der Oberfläche der ersten Hilfsschicht 2 ausgebildet. Die Abmessungen dieser zweiten Hilfsschichtstrukturen werden im wesentlichen durch fotolithographische Prozesse festgelegt.
  • Gemäß dem ersten Ausführungsbeispiel wird hierfür eine zweite Hilfsschicht ganzflächig an der Oberfläche der ersten Hilfsschicht 2 beispielsweise mittels eines CVD-Verfahrens abgeschieden. Als bevorzugtes Material wird hierbei z.B. SiN bzw. Si3N4 verwendet. Anschließend wird zum Ausbilden einer lithographischen Hilfsschichtstruktur 3 eine lithographische Strukturierung der zweiten Hilfsschicht durchgeführt. Genauer gesagt erfolgt eine Lithographie und Ätzung der zweiten Hilfsschicht bis zur ersten Hilfsschicht 2, so dass sich Li nien und dazwischen liegende Abstände mit einem Pitch von 2 F einstellen, wobei F wiederum die minimale mittels Lithographie erzeugbare Strukturgröße darstellt.
  • Nach diesem Ausbilden der lithographischen Hilfsschichtstruktur 3 mit ihrer Strukturbreite F und dem zwischen den Strukturen liegenden Abstand von ebenfalls F wird nunmehr eine Spacerstruktur 4 an den Seitenwänden der lithographischen Hilfsschichtstruktur 3 zur Vervollständigung der zweiten Hilfsschichtstruktur ausgebildet. Genauer gesagt wird an der Oberfläche der lithographischen Hilfsschichtstruktur 3 und der ersten Hilfsschicht 2 eine gleichmäßig dicke Spacerschicht ganzflächig ausgebildet und mittels eines Spacerverfahrens, d.h. anisotrop derart rückgeätzt, dass die in 1A dargestellte Spacerstruktur 4 entsteht.
  • Vorzugsweise wird für die Spacerschicht bzw. die Spacerstruktur 4 das gleiche Material verwendet wie für die lithographische Hilfsschichtstruktur 3, wobei im vorliegenden Ausführungsbeispiel SiN verwendet wird. Die Dicke der Spacerschicht bestimmt im Wesentlichen einen Abstand zwischen zwei benachbarten Seiten der Hilfsschichtstrukturen und sollte zur Realisierung einer symmetrischen sublithographischen Struktur, bei der eine Strukturbreite gleich einem Abstand zwischen zwei Strukturen ist, 1/4 der Breite der lithographischen Hilfsschichtstruktur 3 sein. Zur Realisierung von minimalen Strukturbreiten mit minimalen Abständen wird daher die Dicke der Spacerschicht auf F/4 eingestellt.
  • Gemäß 1B wird nunmehr ein anisotropes Rückätzen der ersten Hilfsschicht 2 unter Verwendung der strukturierten zweiten Hilfsschichtstruktur, die aus der lithographischen Hilfsschichtstruktur 3 und der Spacerstruktur 4 besteht, als Maske bis zur Trägerschicht 1 durchgeführt. Auf diese Weise erhält man eine anisotrop strukturierte erste Hilfsschichtstruktur 2A, welche im Wesentlichen die gleiche Breite aufweist wie die zweite Hilfsschichtstruktur 3 und 4. Vorzugsweise wird hierbei insbesondere für SiGe und C ein RIE-Trockenätzverfahren durchgeführt. SiGe kann hierbei mit Fluor, Chlor oder Bromchemie geätzt werden. Bei Verwendung eines CF4-Plasmas kann SiGe z.B. mit einer Plasmaenergie von 700 W und einem Druck von ca. 46 Pa (350 mT) geätzt werden. Für Kohlenstoff als erste Hilfsschicht 2 wird beispielsweise O2-Plasma verwendet.
  • Gemäß 1C wird nunmehr ein isotropes Rückätzen der anisotrop strukturierten ersten Hilfsschichtstruktur 2A wiederum unter Verwendung der strukturierten zweiten Hilfsschichtstruktur 3 und 4 zum Entfernen von Teilabschnitten TA seitlich unterhalb der ersten Hilfsschichtstruktur durchgeführt. Auf diese Weise wird eine isotrop strukturierte zweite Hilfsschichtstruktur 2B ausgebildet, deren Strukturbreite bereits sublithographisch ist und beispielsweise auf eine Strukturbreite von F/2 eingestellt wird. Dieses isotrope, d.h. ungerichtete, Ätzverfahren ist wiederum selektiv zu der Trägerschicht 1 bzw. zu Si und zu der zweiten Hilfsschichtstruktur bzw, zu SiN. Für dieses isotrope Rückätzen sind verschiedene Varianten denkbar.
  • Gemäß einer Variante 1 wird als Ätzchemie eine nasschemische Ätze verwendet, welche mit H2O verdünnt ist. Ein typisches Mischungsverhältnis liegt hierbei bei 10:1 und bei 10:5. Als Ätzmittel wird HNO3 (70%/HF) (49%/CH3COOH) (99,9%/H2O) verwendet. Die Prozentzahlen bezeichnen hierbei Gewichtsprozente in Wasser. Ein zu verwendendes Volumenverhältnis für diese Ätze liegt z.B. bei 40/1/2/57. Weitergehende Details für dieses isotrope Rückätzen sind der Literaturstelle Lee et al.: „A Novel Multibridge-Channel MOSFET (MBCFET): Fabrication Technologies and Characteristics", IEEE Transactions on Nanotechnology, Volume 2, No. 4, Dezember 2003, Seiten 253 bis 257 zu entnehmen.
  • Gemäß einer Variante 2 wird als Ätzchemie H2O2 (30%) bei einer Temperatur von 90 Grad Celsius verwendet, wobei die Pro zentzahl wiederum ein Gewichtsprozent in Wasser bedeutet. Diese Variante ist insbesondere für eine SiGe-Hilfsschicht 2 mit einem hohen Ge-Anteil > 60% geeignet. Nähere Details hierzu sind beispielsweise der Literaturstelle A. Franke et al.: „Polycrystalline Silicon-Germanium Films for Integrated Microsystems", Journal of Microelectromechanical Systems, Volume 12, No. 2, April 2003, Seiten 160 bis 171 zu entnehmen.
  • Gemäß einer Variante 3 wird als Ätzchemie bzw. Ätzmittel NH4OH (30%)/H2O2 (30%)/H2O bei einem Volumenverhältnis von 1/1/5 bei einer Temperatur von 75 Grad Celsius verwendet. Weitergehende Details zu dieser dritten Variante sind der Literaturstelle F. Scott Johnson et al.: „Selective Chemical Etching of Polycrystalline SiGe Alloys with Respect to Si and SiO2", J. Electron. Mater., Volume 21, No. 8, Seiten 805 bis 810, 1992 zu entnehmen. Beispielsweise ergibt sich bei dieser dritten Variante für einen Ge-Anteil von 40% eine Ätz-Selektivität von SiGe:Si = 36:1 und für SiGe:SiO2 = 100:1. Für einen Ge-Anteil von etwa 55% ergibt sich eine Ätzselektivität für SiGe:Si = 177:1 und für SiGe:SiO2 = 487:1.
  • Mit diesen nasschemischen Ätzverfahren lassen sich demzufolge Selektivitäten von größer 100:1 für SiGe:Si, Si3N4 und SiO2 erreichen.
  • Gemäß 1D wird nunmehr eine ganzflächige Maskenschicht 5 an der Oberfläche der Trägerschicht 1 der isotrop strukturierten zweiten Hilfsschichtstruktur 2B und der ersten Hilfsschichtstruktur 3 und 4 ausgebildet, wobei insbesondere auch an den Teilabschnitten TA unterhalb der ersten Hilfsschichtstruktur diese Maskenschicht 5 ausgebildet wird. Vorzugsweise wird eine konformale, d.h. gleich dicke Abscheidung mittels eines CVD-Verfahrens (Chemical Vapor Deposition) oder einem ALD-Verfahren (Atomic Layer Deposition) durchgeführt, wobei eine Schichtdicke größer ½ der Dicke der ersten Hilfsschicht 2 sein muss, damit die Teilabschnitte TA seitlich unterhalb der zweiten Hilfsschichtstruktur vollständig aufgefüllt wer den. Vorzugsweise sollte die Schichtdicke größer dem halben Abstand zwischen zwei benachbarten zweiten Hilfsschichtstrukturen sein, um die Bereiche zwischen den zweiten Hilfsschichtstrukturen vollständig aufzufüllen.
  • Gemäß diesem ersten Ausführungsbeispiel wird SiO2 als Material für die Maskenschicht 5 abgeschieden, wodurch die Teilabschnitte TA seitlich unterhalb der zweiten Hilfsschichtstruktur vollständig und lunkerfrei aufgefüllt werden können.
  • Nach diesem Ausbilden der ganzflächigen Maskenschicht 5 kann ein optionales und daher nicht dargestelltes Planarisieren der Maskenschicht 5 mittels beispielsweise eines CMP-Verfahrens (Chemical Mechanical Polishing) bis zur Oberfläche der zweiten Hilfsschichtstruktur 3 und 4 durchgeführt werden.
  • Im Normalfall kann gemäß 1E jedoch auch ohne diese optionale Planarisierung anschließend ein weiteres anisotropes Rückätzen der Maskenschicht 5 zum Ausbilden der sublithographischen Struktur 5A durchgeführt werden, welche nunmehr eine sublithographische Strukturbreite und insbesondere erstmalig auch einen sublithographischen Abstand voneinander aufweisen. Für dieses anisotrope Rückätzen der SiO2-Maskenschicht 5 wird beispielsweise ein RIE-Trockenätzverfahren (Reactive Ion Etch) verwendet.
  • Abschließend werden die ersten und zweiten Hilfsschichtstrukturen 2B, 3 und 4 entfernt, wobei zum Entfernen der SiN-Hilfsschichtstruktur 3 und 4 selektiv zum SiO2, zum Si und zum SiGe eine heiße Phosphorsäure (H3PO9) bei einer Temperatur von 150 Grad Celsius verwendet wird. Zum Entfernen der verbleibenden SiGe-Hilfsschicht 2B selektiv zum SiO2 der Maskenschicht 5 und zum Si der Trägerschicht 1 können wiederum die vorstehend genannten Ätzmittel gemäß Varianten 1 bis 3 verwendet werden. Auf diese Weise erhält man die in 1F dargestellten sublithographischen Strukturen, welche voneinander erstmalig einen sublithographischen Abstand aufweisen, weshalb ihr Pitch, d.h. Strukturbreite + Strukturabstand erstmalig kleiner 2 F und insbesondere bis auf 1 F reduziert werden kann.
  • Darüber hinaus können mit dem vorstehend beschriebenen Verfahren jedoch nicht nur Strukturbreiten und Strukturabstände mit einer Dimension von F/2 ausgebildet werden, sondern auch beliebige größere Werte, wobei lediglich eine Strukturbreite der lithographischen Hilfsschichtstruktur 3 entsprechend lithographisch vergrößert werden muss.
  • Eine Übertragung der sublithographischen Strukturen in die darunter liegende Trägerschicht 1 kann anschließend mit den Verfahren gemäß dem Stand der Technik durchgeführt werden.
  • Zweites Ausführungsbeispiel
  • Gemäß einem zweiten Ausführungsbeispiel wird als zu strukturierende Schicht bzw. als Trägerschicht 1 SiO2 verwendet und als Maskenschicht 5 Si. Die weiteren Verfahrensschritte sind hierbei identisch mit den Verfahrensschritten gemäß dem ersten Ausführungsbeispiel, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Da als Trägerschicht 1 eine SiO2-Schicht verwendet wird, erhält man als Ergebnis eine sogenannte Doppel-Hartmaskenschicht. Bei der konformalen Abscheidung der Maskenschicht 5 wird vorzugsweise amorphes Silizium mittels eines CVD-Verfahrens abgeschieden, wodurch die Teilabschnitte TA gemäß 1C bzw. 1D besonders gut und lunkerfrei aufgefüllt werden können.
  • Der Vorteil dieses Ausführungsbeispiels ist darin zu sehen, dass Silizium im Gegensatz zu SiO2 besser selektiv ätzbar ist und daher die Strukturen noch genauer bzw. exakter realisiert werden können. Im Ergebnis erhält man gemäß diesem zweiten Ausführungsbeispiel im Verfahrensschritt gemäß 1F eine SiO2-Trägerschicht 1, an deren Oberfläche die sublithographischen Si-Strukturen 5A ausgebildet sind.
  • Die Erfindung wurde vorstehend anhand von SiGe als erste Hilfsschicht beschrieben, wobei in gleicher Weise auch C oder SILKTM oder andere Materialien als erste Hilfsschichten verwendet werden können. In gleicher Weise können auch die weiteren Materialien durch alternative Materialien mit entsprechenden Ätzselektivitäten ersetzt werden.
  • 1
    Trägerschicht
    2
    erste Hilfsschicht
    2A,
    2B erste Hilfsschichtstruktur
    3
    lithographische Hilfsschichtstruktur
    4
    Spacerstruktur
    5
    Maskenschicht
    5A
    sublithographische Struktur
    F
    minimale mittels Lithographie erzeugbare Strukturgröße

Claims (8)

  1. Verfahren zur Herstellung von sublithographischen Strukturen mit den Schritten: a) Vorbereiten einer Trägerschicht (1); b) Ausbilden einer ganzflächigen ersten Hilfsschicht (2) an der Oberfläche der Trägerschicht (1); c) Ausbilden einer lithographisch strukturierten zweiten Hilfsschichtstruktur (3, 4) an der Oberfläche der ersten Hilfsschicht (2); d) anisotropes Ätzen der ersten Hilfsschicht (2) unter Verwendung der strukturierten zweiten Hilfsschichtstruktur (3, 4) als Maske bis zur Trägerschicht (1) zum Ausbilden einer anisotrop strukturierten ersten Hilfsschichtstruktur (2A); e) isotropes Rückätzen der anisotrop strukturierten ersten Hilfsschichtstruktur (2A) unter Verwendung der strukturierten zweiten Hilfsschichtstruktur (3, 4) zum Entfernen von Teilabschnitten (TA) unterhalb der zweiten Hilfsschichtstruktur (3, 4) und zum Ausbilden einer isotrop strukturierten ersten Hilfsschichtstruktur (2B); f) Ausbilden einer ganzflächigen Maskenschicht (5) auch an den Teilabschnitten (TA) unterhalb der zweiten Hilfsschichtstruktur (3, 4); g) anisotropes Ätzen der Maskenschicht (5) bis zur Trägerschicht (1) zum Ausbilden der sublithographischen Strukturen (5A); und h) Entfernen der ersten und zweiten Hilfsschichtstruktur (2B, 3, 4) zum Freilegen der sublithographischen Strukturen (5A).
  2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass in Schritt c) als zweite Hilfsschichtstruktur (3, 4) eine zweite Hilfsschicht ganzflächig ausgebildet und zum Ausbilden einer lithographischen Hilfsschichtstruktur (3) lithographisch strukturiert wird, und eine Spacerschicht ganzflächig ausgebildet und zum Ausbilden einer Spacerstruktur (4) mittels eines Spacerverfahrens strukturiert wird.
  3. Verfahren nach Patentanspruch 2, dadurch gekennzeichnet, dass in Schritt c) ein Abstand zwischen zwei benachbarten zweiten Hilfsschichtstrukturen (3, 4) durch die Spacerstruktur (4) auf eine halbe Breite der lithographischen Hilfsschichtstruktur (3) eingestellt wird, und in Schritt e) eine Breite der Teilabschnitte (TA) ebenfalls auf eine halbe Breite der lithographischen Hilfsschichtstruktur (3) eingestellt wird.
  4. Verfahren nach Patentanspruch 3, dadurch gekennzeichnet, dass in Schritt b) eine Dicke der ersten Hilfsschicht (2) kleiner 1/4 der Breite der lithographischen Hilfsschichtstruktur (3) eingestellt wird.
  5. Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass als Trägerschicht (1) Si; als erste Hilfsschicht (2) SiGe, C oder ein organisches Spinon-Polymer; als zweite Hilfsschichtstruktur (3, 4) SiN; und als Maskenschicht (5) SiO2 verwendet wird.
  6. Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass als Trägerschicht (1) SiO2; als erste Hilfsschicht (2) SiGe, C oder ein organisches Spinon-Polymer; als zweite Hilfsschichtstruktur (3, 4) SiN; und als Maskenschicht (5) Si verwendet wird.
  7. Verfahren nach einem der Patentansprüche 5 oder 6, dadurch gekennzeichnet, dass als erste Hilfsschicht (2) SiGe verwendet wird und in den Schritten e) und h) die erste Hilfsschicht (2) mit HNO3/HF/CH3COH/H2O oder H2O2 oder NH4OH/H2O2/H2O als Ätzmittel entfernt wird; und in Schritt h) die zweite Hilfsschichtstruktur mit H3PO4 als Ätzmittel entfernt wird.
  8. Verfahren nach einem der Patentansprüche 2 bis 7, dadurch gekennzeichnet, dass die Breite der lithographischen Hilfsschichtstruktur (3) eine minimale mittels Lithographie erzeugbare Strukturgröße (F) aufweist.
DE102005008478A 2005-02-24 2005-02-24 Verfahren zur Herstellung von sublithographischen Strukturen Expired - Fee Related DE102005008478B3 (de)

Priority Applications (7)

Application Number Priority Date Filing Date Title
DE102005008478A DE102005008478B3 (de) 2005-02-24 2005-02-24 Verfahren zur Herstellung von sublithographischen Strukturen
EP06101288A EP1696477B1 (de) 2005-02-24 2006-02-03 Verfahren zur Herstellung von sublithographischen Strukturen
DE502006004698T DE502006004698D1 (de) 2005-02-24 2006-02-03 Verfahren zur Herstellung von sublithographischen Strukturen
TW095104126A TWI304151B (en) 2005-02-24 2006-02-07 Process for producing sublithographic structures
US11/361,849 US7605090B2 (en) 2005-02-24 2006-02-23 Process for producing sublithographic structures
KR1020060017617A KR100715051B1 (ko) 2005-02-24 2006-02-23 서브리소그래픽 구조물 생성 방법
US12/548,723 US8084190B2 (en) 2005-02-24 2009-08-27 Process for producing sublithographic structures

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102005008478A DE102005008478B3 (de) 2005-02-24 2005-02-24 Verfahren zur Herstellung von sublithographischen Strukturen

Publications (1)

Publication Number Publication Date
DE102005008478B3 true DE102005008478B3 (de) 2006-10-26

Family

ID=36579679

Family Applications (2)

Application Number Title Priority Date Filing Date
DE102005008478A Expired - Fee Related DE102005008478B3 (de) 2005-02-24 2005-02-24 Verfahren zur Herstellung von sublithographischen Strukturen
DE502006004698T Active DE502006004698D1 (de) 2005-02-24 2006-02-03 Verfahren zur Herstellung von sublithographischen Strukturen

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE502006004698T Active DE502006004698D1 (de) 2005-02-24 2006-02-03 Verfahren zur Herstellung von sublithographischen Strukturen

Country Status (5)

Country Link
US (2) US7605090B2 (de)
EP (1) EP1696477B1 (de)
KR (1) KR100715051B1 (de)
DE (2) DE102005008478B3 (de)
TW (1) TWI304151B (de)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8119528B2 (en) * 2008-08-19 2012-02-21 International Business Machines Corporation Nanoscale electrodes for phase change memory devices
US9171929B2 (en) * 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9293345B2 (en) 2013-08-16 2016-03-22 Globalfoundries Inc. Sidewall image transfer with a spin-on hardmask
US11129962B2 (en) 2013-11-26 2021-09-28 Biosense Webster (Israel) Ltd. Robotic assister for catheter insertion
JPWO2018109857A1 (ja) * 2016-12-14 2018-12-13 三菱電機株式会社 光半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300378A (en) * 1990-06-15 1994-04-05 Mitsubishi Denki Fabushiki Kaisha Method of producing a phase shifting mask
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JPH1115137A (ja) * 1997-06-20 1999-01-22 Nec Corp マスク形成方法及び該方法により形成したマスク
US6296974B1 (en) * 1999-09-08 2001-10-02 Benjamin Szu-Min Lin Method of forming a multi-layer photo mask
DE10217875A1 (de) * 2002-04-22 2003-11-06 Infineon Technologies Ag Verfahren zur Herstellung einer sublithographischen Maske

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4354896A (en) 1980-08-05 1982-10-19 Texas Instruments Incorporated Formation of submicron substrate element
US4631113A (en) * 1985-12-23 1986-12-23 Signetics Corporation Method for manufacturing a narrow line of photosensitive material
US5431770A (en) 1993-10-13 1995-07-11 At&T Corp. Transistor gate formation
KR0122315B1 (ko) 1993-12-27 1997-11-26 김주용 고집적 반도체 소자의 미세패턴 형성방법
US5795830A (en) * 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
DE19526011C1 (de) 1995-07-17 1996-11-28 Siemens Ag Verfahren zur Herstellung von sublithographischen Ätzmasken
US5714039A (en) * 1995-10-04 1998-02-03 International Business Machines Corporation Method for making sub-lithographic images by etching the intersection of two spacers
US6926843B2 (en) * 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
US6673714B2 (en) 2002-04-25 2004-01-06 Hewlett-Packard Development Company, L.P. Method of fabricating a sub-lithographic sized via
US6749997B2 (en) 2002-05-14 2004-06-15 Sandia National Laboratories Method for providing an arbitrary three-dimensional microstructure in silicon using an anisotropic deep etch
US6913871B2 (en) 2002-07-23 2005-07-05 Intel Corporation Fabricating sub-resolution structures in planar lightwave devices
US7186649B2 (en) * 2003-04-08 2007-03-06 Dongbu Electronics Co. Ltd. Submicron semiconductor device and a fabricating method thereof
US6858485B2 (en) * 2003-05-07 2005-02-22 International Business Machines Corporation Method for creation of a very narrow emitter feature
US7585614B2 (en) * 2004-09-20 2009-09-08 International Business Machines Corporation Sub-lithographic imaging techniques and processes
US7285499B1 (en) * 2005-05-12 2007-10-23 Advanced Micro Devices, Inc. Polymer spacers for creating sub-lithographic spaces
US6982221B1 (en) * 2005-06-10 2006-01-03 Sharp Laboratories Of America, Inc. Method of forming 2/3F pitch high density line array

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5300378A (en) * 1990-06-15 1994-04-05 Mitsubishi Denki Fabushiki Kaisha Method of producing a phase shifting mask
JPH1115137A (ja) * 1997-06-20 1999-01-22 Nec Corp マスク形成方法及び該方法により形成したマスク
US6296974B1 (en) * 1999-09-08 2001-10-02 Benjamin Szu-Min Lin Method of forming a multi-layer photo mask
DE10217875A1 (de) * 2002-04-22 2003-11-06 Infineon Technologies Ag Verfahren zur Herstellung einer sublithographischen Maske

Also Published As

Publication number Publication date
US20060204898A1 (en) 2006-09-14
EP1696477B1 (de) 2009-09-02
DE502006004698D1 (de) 2009-10-15
US20100006983A1 (en) 2010-01-14
US7605090B2 (en) 2009-10-20
US8084190B2 (en) 2011-12-27
TW200643607A (en) 2006-12-16
EP1696477A3 (de) 2008-05-07
TWI304151B (en) 2008-12-11
EP1696477A2 (de) 2006-08-30
KR100715051B1 (ko) 2007-05-04
KR20060094481A (ko) 2006-08-29

Similar Documents

Publication Publication Date Title
DE102005008478B3 (de) Verfahren zur Herstellung von sublithographischen Strukturen
DE112012005734B4 (de) Lithographieprozess und Lithographische Struktur mit doppelter Hartmaske
DE10207131B4 (de) Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe
DE102008007671B4 (de) Verfahren zur Bildung feiner Strukturen eines Halbleiterbauelements
DE10339989B4 (de) Verfahren zur Herstellung eines konformen Abstandselements benachbart zu einer Gateelektrodenstruktur
DE112006001735B4 (de) Blockkontaktarchitekturen für Transistoren mit Kanälen in einer Nano-Größenordnung und Verfahren zum Ausbilden
DE102017128235A1 (de) Strukturierungsverfahren für ein halbleiterbauelement und daraus resultierende strukturen
DE102015106866B4 (de) Schutzschicht auf der Finne einer Finnen-Feldeffekttransistor-(FinFET-) Bauelementstruktur
EP1774572B1 (de) Verfahren zum ätzen einer schicht auf einem substrat
DE102016123943A1 (de) Halbleiterverfahren und -vorrichtungen
DE102015103264B4 (de) Verfahren zum Ausbilden einer Halbleiterbauelementstrukur mit einem Gate
DE10153310A1 (de) Photolithographisches Strukturierungsverfahren mit einer durch ein plasmaunterstützes Abscheideeverfahren hergestellten Kohlenstoff-Hartmaskenschicht diamantartiger Härte
DE102018125381A1 (de) Verfahren zum herstellen eines feldeffekttransistors unter verwendung von kohlenstoffnanoröhren und einfeldeffekttransistor
DE112010003269B4 (de) Struktur mit kopplung zwischen strukturen mit sublithographischem rasterabstand und strukturen mit lithographischem rasterabstand und verfahren zur herstellung der struktur
DE102007026879A1 (de) Verfahren zum Herstellen einer Struktur auf oder in einem Substrat, Abbildungsschicht zum Erzeugen sublithographischer Strukturen, Verfahren zum Invertieren eines sublithographischen Musters, durch Herstellung einer Struktur erhältliche Einrichtung
DE102020119458A1 (de) Niedrigdimensionale materialvorrichtung und verfahren
DE102007035898B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102013112137A1 (de) Verfahren zum Verarbeiten eines Dies
DE102010040066A1 (de) Gateelektroden eines Halbleiterbauelements, die durch eine Hartmaske und Doppelbelichtung in Verbindung mit einem Größenreduzierungsabstandshalter hergestellt sind
EP1540712B1 (de) Herstellungsverfahren für eine halbleiterstruktur
DE102019109988A1 (de) Verfahren zur herstellung von halbleitervorrichtungen
WO2005038930A2 (de) Verfahren zum strukturieren und feldeffekttransistoren
DE102017126049B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102006043113B3 (de) Verfahren zur Bearbeitung einer Struktur eines Halbleiter-Bauelements und Struktur in einem Halbleiter-Bauelement
DE19719909A1 (de) Zweifaches Damaszierverfahren

Legal Events

Date Code Title Description
8100 Publication of patent without earlier publication of application
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: G03F0001080000

Ipc: G03F0001800000