CN2710164Y - 具有多方位的绝缘层上覆硅芯片 - Google Patents

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Abstract

本实用新型揭示一种具有多方位的绝缘层上覆硅芯片。在单一绝缘层上覆硅芯片上形成有多种不同方位的孤立硅层，并且将P型晶体管设置于表面方位为(110)的孤立硅层上方，将N型晶体管设置于表面方位为(100)的孤立硅层上方。如此一来，P型晶体管会具有良好的电洞迁移率，N型晶体管会具有良好的电子迁移率。

Description

具有多方位的绝缘层上覆硅芯片
技术领域
本实用新型是有关于一种绝缘层上覆硅的芯片，且特别是有关于一种表面具有多种不同方位孤立硅层的绝缘层上覆硅芯片。
背景技术
互补式金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)是目前超大集成电路(ultra-large scale integrated)的主流。而传统上，互补式金属氧化物半导体(CMOS)是以晶体结构为(100)的硅材质作为基底，换句话说，CMOS常用的该硅基底的垂直其表面的方向为[100]。因此，习知平面金氧半场效晶体管(metal-oxide-semiconductorfield-effect transistors；MOSFETs)是形成于(100)硅表面，并且在硅基底的(100)平面上形成有栅极介电层，以硅基底的(100)平面做为沟道。
由于(100)硅具有以下几个优点，所以适合用来做为半导体基底。第一，相较于其它结晶面，例如(110)和(111)平面，(100)平面具有较低的表面状态密度(surface state density)。第二，(100)平面具有较高的表面电子迁移率(surface mobility of electron)，可参见期刊Physical Review的第4期第6号第1956页的图2“mobility anisotropy of electron in inversionlayers in oxidized silicon surfaces”，所以，将N型晶体管(N-channeltransistor)制作于(100)硅表面，将可以使汲极/源极之间的电流(source-to-drain current)增加到最大。第三，使用(100)硅，将有利于后续将晶圆切割成一块块的芯片。然而，当P型晶体管制作于(100)硅表面时，相较于制作于其它晶面上，P型晶体管的电洞迁移率却是最低的。
晶体管尺寸的减小，对于操作速度、电流密度以及价格方面提供了有效的改善。但是当组件尺寸小于100nm以下，必须面临相当多的问题。因此，无人尝试以改良应变感应带结构(strain-induced band-structure)以及提升迁移率的方式以增加晶体管的驱动电流。另外，以非传统的结晶方位材质做为半导体基板的方式，亦极具有发展潜力。
M.Kinugawa等人的美国专利第4857986号揭示一种(110)晶体平面上的短信道互补金属氧化半导体(short channel CMOS on(110)crystalplane)，即在(110)硅单晶平面上形成CMOS。
S.Yamazaki等人的美国专利第6335231号揭示一种高可靠度绝缘层上覆硅基板的制作方法(method of fabricating a high reliable SOIsubstrate)，其绝缘层上覆硅基板的主要表面便是(110)方位。
另外，美国专利第4857986号与第6335231号皆是利用在表面为(110)方位的硅基板上制作N型或P型沟道平面晶体管，并且，两者之间夹设一栅极介电层于(110)表面上。
一般说来，在(100)平面上的电子迁移率较(110)平面为佳。美国专利第4857986号曾揭示制作于(100)与(110)基板的短沟道N型晶体管会具有相似的驱动电流。然而，从最近的实验结果中发现，美国专利第4857986号的论点与实验结果不相符合，实验结果显示制作于(110)硅基板的CMOS具有较差的性能。
M.Aoki等人的美国专利第4768076号揭示一种利用再结晶方法备制不同晶体平面的CMOS(recrystallized CMOS with different crystalplanes)，NMOS形成于(100)平面，而PMOS则形成于(110)平面，将COMS整合芯片堆栈制作于具(110)或(023)平面的半导体基底上，以增加操作速度，然而，该堆栈半导体组件的制作相当困难。
L.Forbes等人的美国专利第6483171号揭示一种沿着高阶方位切割基板并且制作垂直深次微米N型或P型晶体管于该基板的(110)、(111)、(311)、或(511)表面的方法，有别于习知的平面晶体管，L.Forbes等人将汲极/源极制作于垂直晶圆表面的方向，并具有侧壁栅极层或背向栅极，然而，该方法的制作困难度亦相当高。
S.Yoshikawa等人的美国专利第5384473号”semiconductor bodyhaving element formation surfaces with different orientations”，利用将两块不同结晶平面((100)与(110))的基板结合为一，再将N型沟道晶体管制作于(100)面上，且将P型沟道晶体管制作于(110)面上。
M.Hasegawa等人的美国专利第4933298号揭示一种制作高速度的绝缘层上覆硅的半导体组件(method of making high speed semiconductordevice having a silicon-on-insulator substrate)，利用一(110)硅基板与一(100)硅层制作绝缘层上覆硅基板，在绝缘层上形成一开口以露出(110)面，再于(110)面上形成(110)硅层，然而，固相磊晶(solid phase epitaxial)成长速度相当缓慢，需耗费相当多的制程时间。
为了大幅提升晶体管的操作速度，符合P型晶体管在(110)硅表面有最大电洞迁移率以及N型晶体管在(100)硅表面有最大电子迁移率的精神，此外还配合半导体基板演进为绝缘层上覆硅(silicon on insulator；SOI)的趋势，吾人积极研究一种新的半导体组件结构。
发明内容
有鉴于此，为了解决上述问题，本实用新型主要目的在于提供一种具有多方位的绝缘层上覆硅芯片。
本实用新型的主要目的在于提供一种具有多方位的绝缘层上覆硅芯片，利用在绝缘层上覆硅基底表面形成多种不同方位的结晶面，使P型与N型晶体管可分别设置于适当的方位结晶面，例如：P型晶体管形成于(110)面上方且N型晶体管形成于(100)面上方，以大幅提升整个芯片的操作速度。
本实用新型的主要特征在于在单一绝缘层上覆硅芯片上形成有多种不同方位的孤立硅层，并且将P型晶体管设置于表面方位为(110)的孤立硅层上方，将N型晶体管设置于表面方位为(100)的孤立硅层上方。如此一来，P型晶体管会具有良好的电洞迁移率，N型晶体管会具有良好的电子迁移率。
为获致上述的目的，本实用新型提出一种具有多方位的绝缘层上覆硅芯片，主要是包括：一硅基底、设置于上述硅基底表面的一绝缘层、设置于上述绝缘层的部分表面的一孤立第一硅层以及设置于上述绝缘层的部分表面的一孤立第二硅层。上述绝缘层。上述孤立第一硅层的表面具有一第一方位，且上述孤立第二硅层的表面具有一第二方位。
根据本实用新型，该具有多方位的绝缘层上覆硅芯片更包括：设置于上述孤立第一硅层表面的一第一型晶体管与设置于上述孤立第二硅层表面的一第二型晶体管。
根据本实用新型的一种实施样态，上述第一方位为(110)，上述第一型晶体管则为P型沟道晶体管。上述第二方位为(100)，上述第二型晶体管则为N型沟道晶体管。
根据本实用新型的另一种实施样态，上述第一方位为(023)，上述第一型晶体管则为P型沟道晶体管。上述第二方位为(100)，第二型晶体管则为N型沟道晶体管。
如前所述，上述孤立第一硅层与上述孤立第二硅层皆分别可以由多层不同方位的堆栈层所构成。上述孤立第一硅层的堆栈层至少包括：一(100)层以及设置于上述(100)层表面的一(110)层。上述(110)层的厚度大体为10-500。另外，上述孤立第二硅层的堆栈层至少包括：设置于表面的一(100)层。
如前所述，上述孤立第一硅层的厚度大体为10-1000，而上述孤立第二硅层的厚度分别大体为10-1000。其中，上述孤立第一硅层与上述孤立第二硅层分别具有不相同的厚度。
如前所述，上述孤立第一硅层与上述孤立第二硅层可以具有钝化或圆化的角落(corner)。
如前所述，上述绝缘层可为一介电材质(dielectric material)，也可为结晶性材质(crystalline material)，或是至少包括：一结晶层，设置于上述绝缘层与上述第一硅层或上述第二硅层之间的界面处。上述绝缘层例如为氧化硅或氧化铝。
又，本实用新型也提出一种具有多方位的绝缘层上覆硅芯片，主要是包括：一硅基底、设置于上述硅基底表面的一绝缘层、设置于上述绝缘层的部分表面的一孤立第一硅层以及设置于上述绝缘层的部分表面的一孤立第二硅层。上述第一硅层具有(110)表面，并且上述第二硅层具有(100)表面。
附图说明
图1A至图1D是分别显示根据本实用新型的具有多方位的绝缘层上覆硅芯片的不同较佳实施例的结构剖面图。
图2是显示根据本实用新型的具有多方位的绝缘层上覆硅芯片的一较佳实施例的部分结构立体图。
图3A至图3E是分别显示根据本实用新型的具有多方位的绝缘层上覆硅芯片的制作方法的一较佳实施例的制程剖面图。
图4A至图4F是分别显示根据本实用新型的具有多方位的绝缘层上覆硅芯片的制作方法的另一较佳实施例的制程剖面图。
图5A至图5E是分别显示根据本实用新型的具有多方位的绝缘层上覆硅芯片的制作方法的另一较佳实施例的制程剖面图。
图6A至图6F是分别显示根据本实用新型的具有多方位的绝缘层上覆硅芯片的制作方法的另一较佳实施例的制程剖面图。
图7A至图7F是分别显示根据本实用新型的具有多方位的绝缘层上覆硅芯片的制作方法的另一较佳实施例的制程剖面图。
符号说明：
100、300、400、500、600、700-硅基底；
102、302、402、502、602、702-绝缘层；
104、314、404a、506b、606b、704b-孤立第一硅层；
106、311、510a、614、708a-孤立第二硅层；
(h，k，l)-第一方位；
(h′，k′，l′)-第二方位；
120-(100)层；
t1-孤立第一硅层的厚度；
t2-孤立第二硅层的厚度；
112、326、414、526、622、714-第一型晶体管；
118、320、420、520、628、720-第二型晶体管；
108、114、316、322、、410、416、522、516、61 8、624、710、716-栅极介电层；
110、116、318、324、412、418、524、518、620、626、710、716-栅极层；
105-孤立硅层；
304、404、506、606、704-第一硅层；
306、408、508、608-光阻层；
S300、S600-离子布植程序；
308-非晶质硅层；
310、406、510、612、708-第二硅层；
406a-残留第二硅层；
408-孤立堆栈的第一硅层与第二硅层；
504、604-硅层；
506a、606a、704a-残留第一硅层；
610-非晶质硅层；
612a-残留硅层。
具体实施方式
为使本实用新型的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
以下请配合参考图1A至图1D的结构剖面图以及图2的部分结构立体图，说明根据本实用新型的较佳实施例。
请参照图1A，本实用新型的具有多方位的绝缘层上覆硅芯片，主要可包括：一硅基底100、一绝缘层102、一孤立第一硅层104以及一孤立第二硅层106。
绝缘层102设置于硅基底100表面，其材质例如为一介电材质(dielectric material)，例如氧化硅或氧化铝，并且绝缘层102可以整个材质皆为结晶性材质(crystalline material)，或是至少包括一结晶层，使结晶层设置于绝缘层102与孤立第一硅层104或孤立第二硅层106之间的界面处。
孤立第一硅层104设置于绝缘层102的部分表面，且孤立第一硅层104的表面具有一第一方位(h，k，l)。并且，孤立第二硅层106设置于绝缘层102的部分表面，且孤立第二硅层106的表面具有一第二方位(h′，k′，l′)。第一方位(h，k，l)与第二方位(h′，k′，l′)相异，例如为(100)、(023)、(311)、(511)、(111)或任何其它的结晶方位。一较佳实施例为：孤立第一硅层104的第一方位(h，k，l)为(110)，则后续将可于孤立第一硅层104表面设置一P型沟道晶体管，至于孤立第二硅层106的第二方位(h′，k′，l′)则为(100)，后续将可于孤立第二硅层106表面设置一N型沟道晶体管。另一较佳实施例为：孤立第一硅层104的第一方位(h，k，l)为(023)，则后续将可于孤立第一硅层104表面设置一P型沟道晶体管，至于孤立第二硅层106的第二方位(h′，k′，l′)则为(100)，后续将可于孤立第二硅层106表面设置一N型沟道晶体管。
请参照图1B，孤立第一硅层104可由一整个连续结晶块材所构成，则该结晶即为第一方位(h，k，l)，也可以由复数堆栈层所构成，则堆栈层至少包括：一(100)层120与一(110)层，而(110)层120设置于(100)层上方，即为孤立第一硅层104的顶层(top layer)，且(110)层的厚度大体为10-500。另外，孤立第二硅层106可由一整个连续结晶块材所构成，则该结晶即为第二方位(h′，k′，l′)，也可以由复数堆栈层所构成，则堆栈层至少包括一(100)层，且设置于孤立第二硅层106的顶层。
请参照图1C，孤立第一硅层104的厚度t1大体为10-1000，而孤立第二硅层106的厚度t2分别大体为10-1000。孤立第一硅层104的厚度t1与孤立第二硅层106的厚度t2可不相同，两者厚度的关系在此并不加以限制。再者，孤立第一硅层104与孤立第二硅层106皆可以为复数，而同样具有第一方位(h，k，l)的各个孤立第一硅层104也可以具有不相同的厚度，同样具有第二方位(h′，k′，l′)的各个孤立第二硅层106也可以具有不相同的厚度。
请参照图1D，孤立第一硅层104与孤立第二硅层106可以具有钝化或圆化的角落(corner)，以避免漏电流(leakage current)的产生。
请继续参考图1A，本实用新型的具有多方位的绝缘层上覆硅芯片，更可包括：一第一型晶体管112与一第二型晶体管118。第一型晶体管112设置于孤立第一硅层104表面，且第二型晶体管118设置于孤立第二硅层106表面。第一型晶体管112可至少包括：一栅极介电层108、一栅极层110以及一汲极/源极(S/D)，第二型晶体管118可至少包括：一栅极介电层114、一栅极层116以及一汲极/源极(S/D)，第一型晶体管112与第二型晶体管118例如为任何习知晶体管结构，在此并不加以赘述。特别注意的是，当孤立第一硅层104的第一方位(h，k，l)或孤立第二硅层106的第二方位(h′，k′，l′)是为(110)时，设置于其上方的晶体管最好为P型晶体管，则设置于(110)上的P型晶体管会具有良好的电洞迁移率(mobility)，另外，当孤立第一硅层104的第一方位(h，k，l)或孤立第二硅层106的第二方位(h′，k′，l′)是为(100)时，设置于其上方的晶体管最好为N型晶体管，则设置于(100)上的N型晶体管会具有良好的电子迁移率(mobility)。然而，P型晶体管并不仅限于设置于(110)面上方，N型晶体管并不仅限于设置于(100)面上方，皆可形成于其它方位面上方。
请参照图2，是显示尚未形成晶体管的本实用新型的具有多方位的绝缘层上覆硅芯片。孤立硅层104、105与106皆可以为孤立第一硅层或孤立第二硅层，且孤立第一硅层与孤立第二硅层的数目可以为单数或复数，在此并不加以限制，只要符合本实用新型的主要精神，即单一绝缘层上覆硅芯片上具有各种不同方位的孤立硅层，而P型晶体管最好设置于表面为(110)方位的孤立硅层上方，N型晶体管最好设置于表面为(100)方位的孤立硅层上方。
本实用新型的具有多方位的绝缘层上覆硅芯片，后续更可依据习知或任何半导体技术，视需要而设置内连导线，并且以介电材质隔离各层内连导线，更可以一保护层包覆整个芯片。
实施例1
以下请参照图3A到图3E，说明根据本实用新型的具有多方位的绝缘层上覆硅芯片的制作方法的一较佳实施例。
首先，请先参照图3A，先提供一硅基底300，再例如以适当的沉积法，例如化学气相沉积法(chemical vapor deposition；CVD)，形成一绝缘层302于硅基底300表面，以形成堆栈的硅基底300与绝缘层302。绝缘层302的材质例如为氧化铝或氧化硅。绝缘层302可以整个材质皆为结晶性材质(crystalline material)，但至少表面为一结晶层，使结晶层设置于绝缘层302与后续形成的硅层之间的界面处。然后，再例如以适当的沉积法，例如化学气相沉积法(chemical vapor deposition；CVD)，形成一第一硅层304于绝缘层302表面，其中第一硅层302表面具有一第一方位(h，k，l)。第一硅层304可由一整个连续结晶块材所构成，则该结晶即为第一方位(h，k，l)，也可以由复数堆栈层所构成，则堆栈层至少包括：一(100)层与一(110)层，而(110)层设置于(100)层上方，即为第一硅层104的顶层，且(110)层的厚度大体为10-500。
接着，请先参照图3B，先例如利用旋涂法(spin coating)形成一光阻层306于第一硅层304的特定区域表面，然后，以光阻层306为罩幕，实施一离子布植程序S300，实行方法例如射线式离子布植(beam-line ionimplantation)  或浸入式电浆离子布植(plasma immersion ionimplantation；PIII)，例如以硅离子、锗离子或氩离子，布植深度约为第一硅层304厚度的一半，使受到离子布植S300的第一硅层304区域转变形成一非晶质硅层308。
接着，请先参照图3C，例如于温度约为500-600℃进行一固相磊晶(solidphase epitaxy)程序，使得非晶质硅层308区域，以绝缘层302为做为晶种，发生再结晶，以形成表面具有一第二方位(h′，k′，l′)的一第二硅层310。绝缘层302可以为整个结晶性材质，也可以由复数堆栈层所构成，但至少表面为一结晶层，则堆栈层至少包括一(100)层，且设置于孤立第二硅层106的顶层。因此，绝缘层302的一较佳实施例为氧化铝，即蓝宝石(sapphire)，另一较佳实施例为堆栈在一氧化硅材质上方的一蓝宝石层。其中，第二方位(h′，k′，l′)与第一方位(h，k，l)并不相同。较佳实施例为第一方位(h，k，l)是(110)，第二方位(h′，k′，l′)是(100)，而绝缘层302表层为(0，1，-1，2)的蓝宝石设置于一氧化硅材质上方。然后去除光阻层306。而第二硅层310的厚度t2分别大体为10-1000。第一硅层104的厚度与第二硅层310的厚度可以不相同，两者厚度的关系在此并不加以限制。
接着，请参照图3D，再利用适当的光阻层做为遮蔽，选择性蚀刻第一硅层304与第二硅层310，以分别将第一硅层304与第二硅层310形成一孤立第一硅层314与孤立第二硅层311。
最后，请参照图3E，分别形成一第一型晶体管326于孤立第一硅层314上方与一第二型晶体管320于孤立第二层311上方。第一型晶体管326与第二型晶体管320可以为任何习知的晶体管结构，包括一栅极层318、324以及设置于栅极层318、324与孤立硅层(孤立第一硅层314与孤立第二硅层311)之间的一栅极介电层316、322。较佳实施例为：当孤立第一硅层314表面的方位为(110)时，第一型晶体管326为P型晶体管，则可提升电洞迁移率，而当孤立第二硅层311表面的方位为(100)时，第二型晶体管320为N型晶体管，则可提升电子迁移率。其中，第一型晶体管326与第二型晶体管320可依据任何习知晶体管的制作方法而形成，并非本实用新型的主要重点，在此并不加以赘述。最后再例如利用离子布植法形成一源极/汲极(S/D)于第一型晶体管326与第二型晶体管320两侧的基底内。
实施例2
以下请参照图4A到图4F，说明根据本实用新型的具有多方位的绝缘层上覆硅芯片的制作方法的另一较佳实施例。
首先，请先参照图4A，先提供一硅基底400，再例如以适当的沉积法，例如化学气相沉积法(chemical vapor deposition；CVD)，形成一绝缘层402于硅基底400表面，以形成堆栈的硅基底400与绝缘层402。绝缘层402的材质例如为氧化铝或氧化硅。绝缘层402可以整个材质皆为结晶性材质(crystalline material)，但表面至少为一结晶层。然后，再例如以适当的沉积法，例如化学气相沉积法(chemical vapor deposition；CVD)，依序形成一第一硅层404于绝缘层402表面以及依第二硅层406于第一硅层404表面，其中第一硅层404表面具有一第一方位(h，k，l)。第一硅层404可由一整个连续结晶块材所构成，则该结晶即为第一方位(h，k，l)，也可以由复数堆栈层所构成，则堆栈层至少包括：一(100)层与一(110)层，而(110)层设置于(100)层上方，即为第一硅层404的顶层，且(110)层的厚度大体为10-500。同样的，第二硅层406表面具有一第一方位(h′，k′，l′)。第二硅层406可由一整个连续结晶块材所构成，则该结晶即为第二方位(h′，k′，l′)，也可以由复数堆栈层所构成，则堆栈层至少包括：一(100)层，设置于第二硅层406的顶层，且(100)层的厚度大体为10-500。
接着，请先参照图4B，先例如利用旋涂法(spin coating)形成一光阻层408于第二硅层406的特定区域表面。
然后，请先参照图4C，以光阻层408为罩幕，实施一适当蚀刻程序，例如非等向性干蚀刻法，选择性蚀刻未被光阻层408所覆盖的第二硅层406，以去除部分第二硅层406，露出部分第一硅层404表面，且留下部分第二硅层406a。
接着，请先参照图4D，以适当溶液去除光阻层408。
接着，请先参照图4E，再以适当的选择性蚀刻去除部分第一硅层404与部分残留第二硅层406a，以于露出第一硅层404的区域形成一孤立第一硅层404a，且于残留第二硅层406a的区域形成一孤立堆栈的第一硅层与第二硅层408。
最后，请参照图4F，分别形成一第一型晶体管414于孤立第一硅层404a上方与一第二型晶体管420于孤立堆栈的第一硅层与第二硅层408上方。第一型晶体管414与第二型晶体管420可以为任何习知的晶体管结构，包括一栅极层412、418以及设置于栅极层412、418与孤立硅层(孤立第一硅层404a与孤立堆栈的第一硅层与第二硅层408)之间的一栅极介电层410、416。较佳实施例为：当孤立第一硅层404a表面的方位为(110)时，第一型晶体管414为P型晶体管，则可提升电洞迁移率，而当孤立堆栈的第一硅层与第二硅层408的表面的方位为(100)时，第二型晶体管420为N型晶体管，则可提升电子迁移率。其中，第一型晶体管414与第二型晶体管420可依据任何习知晶体管的制作方法而形成，并非本实用新型的主要重点，在此并不加以赘述。最后再例如利用离子布植法形成一源极/汲极(S/D)于第一型晶体管414与第二型晶体管420两侧的基底内。
实施例3
以下请参照图5A到图5E，说明根据本实用新型的具有多方位的绝缘层上覆硅芯片的制作方法的一较佳实施例。
首先，请先参照图5A，先提供一硅基底500，再例如以适当的沉积法，例如化学气相沉积法(chemical vapor deposition；CVD)，形成一绝缘层502于硅基底500表面，以形成堆栈的硅基底500与绝缘层502。绝缘层502的材质例如为氧化铝或氧化硅。绝缘层502可以整个材质皆为结晶性材质(crystalline material)，但表面至少为一结晶层，使结晶层设置于绝缘层502与后续形成的硅层之间的界面处。然后，再例如以适当的沉积法，例如化学气相沉积法(CVD)，形成一硅层504于绝缘层502表面。然后，同样地，再例如以适当的沉积法，例如化学气相沉积法(CVD)，形成一第一硅层506于硅层504表面，其中第一硅层506表面具有一第一方位(h，k，l)。第一硅层506可由一整个连续结晶块材所构成，则该结晶即为第一方位(h，k，l)，也可以由复数堆栈层所构成，则堆栈层至少包括：一(100)层与一(110)层，(110)层设置于(100)层上方，即为第一硅层506的顶层，且(110)层的厚度大体为10-500。
接着，请先参照图5B，先例如利用旋涂法(spin coating)形成一光阻层508于第一硅层506的特定区域表面，然后，以光阻层508为罩幕，实施一适当蚀刻程序，例如非等向性干蚀刻法，选择性蚀刻未被光阻层508所覆盖的第一硅层506，以去除部分第一硅层506，露出部分硅层504表面，且留下部分第一硅层506a。
接着，请先参照图5C，例如于温度约为500-900℃进行一选择性磊晶成长(selective epitaxy growth)程序，例如以化学气相沉积法(CVD)进行，以硅烷(silane)和氯化氢(hydrogen chloride)作为前驱物，于硅层504上方形成表面具有一第二方位(h′，k′，l′)的一第二硅层510，其中预先形成的硅层504可先形成表面具有一第二方位(h′，k′，l′)，硅层504可由一整个连续结晶块材所构成，则该结晶即为第二方位(h′，k′，l′)，也可以由复数堆栈层所构成，则堆栈层至少包括：一(100)层，设置硅层504的顶层，且(100)层的厚度大体为10-500。并且，第二硅层510可以为整个结晶性材质所构成，则该结晶即为第二方位(h′，k′，l′)，也可以由复数堆栈层所构成，则堆栈层至少包括：一(100)层，设置第二硅层510的顶层，且(100)层的厚度大体为10-500。第一方位(h，k，l)与第二方位(h′，k′，l′)相异。而残留第一硅层506a与第二硅层510的厚度分别大体为10-1000。残留第一硅层506a与第二硅层510的厚度可以不相同，两者厚度的关系在此并不加以限制。
接着，请参照图5D，先以适当溶液去除光阻层508后，再利用其它适当的光阻层做为遮蔽，选择性蚀刻残留第一硅层506a与第二硅层510，以分别将残留第一硅层506a与第二硅层510形成堆栈于残留硅层504a上方的一孤立第一硅层506b与一孤立第二硅层510a。
最后，请参照图5E，分别形成一第一型晶体管526于孤立第一硅层506b上方与一第二型晶体管520于孤立第二层510a上方。第一型晶体管526与第二型晶体管520可以为任何习知的晶体管结构，包括一栅极层524、518以及设置于栅极层524、518与孤立硅层(孤立第一硅层506b与孤立第二硅层510a)之间的一栅极介电层522、516。较佳实施例为：当孤立第一硅层506b表面的方位为(110)时，第一型晶体管526为P型晶体管，则可提升电洞迁移率，而当孤立第二硅层510a表面的方位为(100)时，第二型晶体管520为N型晶体管，则可提升电子迁移率。其中，第一型晶体管526与第二型晶体管520可依据任何习知晶体管的制作方法而形成，并非本实用新型的主要重点，在此并不加以赘述。最后再例如利用离子布植法形成一源极/汲极(S/D)于第一型晶体管526与第二型晶体管520两侧的基底内。
实施例4
以下请参照图6A到图6F，说明根据本实用新型的具有多方位的绝缘层上覆硅芯片的制作方法的一较佳实施例。
首先，请先参照图6A，先提供一硅基底600，再例如以适当的沉积法，例如化学气相沉积法(chemical vapor deposition；CVD)，形成一绝缘层602于硅基底600表面，以形成堆栈的硅基底600与绝缘层602。绝缘层602的材质例如为氧化铝或氧化硅。绝缘层602可以整个材质皆为结晶性材质(crystalline material)，但表面至少为一结晶层，使结晶层设置于绝缘层602与后续形成的硅层之间的界面处。然后，再例如以适当的沉积法，例如化学气相沉积法(chemical vapor deposition；CVD)，形成一硅层604于绝缘层602表面。接着，再例如以适当的沉积法，例如化学气相沉积法(chemicalvapor deposition；CVD)，形成一第一硅层606于硅层604表面，其中第一硅层606表面具有一第一方位(h，k，l)，第一硅层606可由一整个连续结晶块材所构成，则该结晶即为第一方位(h，k，l)，也可以由复数堆栈层所构成，则堆栈层至少包括：一(100)层与一(110)层，而(110)层设置于(100)层上方，即(110)层为第一硅层606的顶层，且(110)层的厚度大体为10-500。
接着，请先参照图6B，先例如利用旋涂法(spin coating)形成一光阻层608于第一硅层606的特定区域表面。
然后，请先参照图6C，以光阻层608为罩幕，实施一离子布植程序S600，实行方法例如射线式离子布植(beam-line ion implantation)或浸入式电浆离子布植(plasma immersion ion implantation；PIII)，例如以硅离子、锗离子或氩离子，布植深度可能大于第一硅层606，也就是第一硅层606下方的硅层604也可能被施以离子布植S600，如此一来，受到离子布植S600的区域会转变形成一非晶质硅层610。
接着，请先参照图6D，例如于温度约为500-600℃进行一固相磊晶(solidphase epitaxy)程序，使得非晶质硅层610区域，以其下方的硅层604为做为晶种，发生再结晶，以形成表面具有一第二方位(h′，k′，l′)的结晶层，则结晶层与其下方的硅层604共同形成一第二硅层612，其中预先形成的硅层604表面可先形成一第二方位(h′，k′，l′)，硅层604可由一整个连续结晶块材所构成，则该结晶即为第二方位(h′，k′，l′)，也可以由复数堆栈层所构成，则堆栈层至少包括：一(100)层设置于硅层604上方，且(100)层的厚度大体为10-500。如此一来，以硅层604为晶种而在结晶所形成的第二硅层612，也会具有一第二方位(h′，k′，l′)。其中，第二方位(h′，k′，l′)与第一方位(h，k，l)并不相同。较佳实施例为第一方位(h，k，l)是(110)，第二方位(h′，k′，l′)是(100)。然后，去除光阻层608。而第一硅层606a与第二硅层612的厚度分别大体为10-1000。第一硅层606a的厚度与第二硅层612的厚度可以不相同，两者厚度的关系在此并不加以限制。
接着，请参照图6E，再利用适当的光阻层做为遮蔽，选择性蚀刻第一硅层606a与第二硅层612，以分别将第一硅层606a与第二硅层612形成堆栈于残留硅层612a表面的一孤立第一硅层606b与孤立第二硅层614。
最后，请参照图6F，分别形成一第一型晶体管622于孤立第一硅层606b上方与一第二型晶体管628于孤立第二层614上方。第一型晶体管622与第二型晶体管628可以为任何习知的晶体管结构，包括一栅极层620、626以及设置于栅极层620、626与孤立硅层(孤立第一硅层606b与孤立第二硅层614)之间的一栅极介电层618、624。较佳实施例为：当孤立第一硅层606b表面的方位为(110)时，第一型晶体管622为P型晶体管，则可提升电洞迁移率，而当孤立第二硅层614表面的方位为(100)时，第二型晶体管628为N型晶体管，则可提升电子迁移率。其中，第一型晶体管622与第二型晶体管628可依据任何习知晶体管的制作方法而形成，并非本实用新型的主要重点，在此并不加以赘述。最后再例如利用离子布植法形成一源极/汲极(S/D)于第一型晶体管622与第二型晶体管628两侧的基底内。
实施例5
以下请参照图7A到图7F，说明根据本实用新型的具有多方位的绝缘层上覆硅芯片的制作方法的一较佳实施例。
首先，请先参照图7A，先提供一硅基底700，再例如以适当的沉积法，例如化学气相沉积法(chemical vapor deposition；CVD)，形成一绝缘层702于硅基底700表面，以形成堆栈的硅基底700与绝缘层702。绝缘层702的材质例如为氧化铝或氧化硅。绝缘层702可以整个材质皆为结晶性材质(crystalline material)，也可以由复数堆栈层所构成，至少包括一结晶层，使结晶层设置于绝缘层702与后续形成的硅层之间的界面处，结晶层例如为一(100)层。然后，再例如以适当的沉积法，例如化学气相沉积法(chemicalvapor deposition；CVD)，形成一第一硅层704于绝缘层702表面。其中第一硅层704表面具有一第一方位(h，k，l)，第一硅层704可由一整个连续结晶块材所构成，则该结晶即为第一方位(h，k，l)，也可以由复数堆栈层所构成，则堆栈层至少包括：一(100)层与一(110)层，而(110)层设置于(100)层上方，即(110)层为第一硅层704的顶层，且(110)层的厚度大体为10-500。
接着，请先参照图7B，先例如利用旋涂法(spin coating)形成一光阻层706于第一硅层704的特定区域表面。然后，以适当蚀刻程序，例如非等向性干蚀刻，选择性蚀刻未被光阻层所遮蔽的第一硅层704，以露出绝缘层702表面，留下残留第一硅层704a。
然后，请先参照图7C，例如于温度约为500-600℃进行一磊晶成长程序，例如以化学气相沉积法(CVD)进行，以形成一第二硅层708，第二硅层708表面具有一第二方位(h′，k′，l′)，第二硅层708可由一整个连续结晶块材所构成，则该结晶即为第二方位(h′，k′，l′)，也可以由复数堆栈层所构成，则堆栈层至少包括：一(100)层设置于第二硅层708的顶层，且(110)层的厚度大体为10-500。其中，第二方位(h′，k′，l′)与第一方位(h，k，l)并不相同。较佳实施例为第一方位(h，k，l)是(110)，第二方位(h′，k′，l′)是(100)。
然后，请先参照图7D，例如以适当溶液去除光阻层706。残留第一硅层704a与第二硅层708的厚度分别大体为10-1000。第一硅层704a与第二硅层708的厚度可以不相同，两者厚度的关系在此并不加以限制。
接着，请参照图7E，再利用适当的光阻层做为遮蔽，选择性蚀刻残留第一硅层704a与第二硅层708，以分别将残留第一硅层704a与第二硅层708形成一孤立第一硅层704b与孤立第二硅层708a。
最后，请参照图7F，分别形成一第一型晶体管714于孤立第一硅层704b上方与一第二型晶体管720于孤立第二层708a上方。第一型晶体管714与第二型晶体管720可以为任何习知的晶体管结构，包括一栅极层712、718以及设置于栅极层710、716与孤立硅层(孤立第一硅层704b与孤立第二硅层708a)之间的一栅极介电层710、716。较佳实施例为：当孤立第一硅层704b表面的方位为(110)时，第一型晶体管714为P型晶体管，则可提升电洞迁移率，而当孤立第二硅层708a表面的方位为(100)时，第二型晶体管720为N型晶体管，则可提升电子迁移率。其中，第一型晶体管714与第二型晶体管720可依据任何习知晶体管的制作方法而形成，并非本实用新型的主要重点，在此并不加以赘述。最后再例如利用离子布植法形成一源极/汲极(S/D)于第一型晶体管714与第二型晶体管720两侧的基底内。
实用新型优点:
1.根据本实用新型的具有多方位的绝缘层上覆硅芯片，可依需要将不同类型的组件放在不同方位的表面，以发挥组件的最佳效能，例如可将P型晶体管设置于(110)面上方且将N型晶体管设置于(100)面上方，使同一芯片上的P型与N型晶体管皆具有最大的迁移率，如此，可以大幅提升整个芯片的操作速度。
2.根据本实用新型的具有多方位的绝缘层上覆硅芯片的制作方法，提供多种制作方法，皆可利用目前的半导体制程技术加以完成，方法简单，容易掌控，技术不复杂。

Claims (19)

1.一种具有多方位的绝缘层上覆硅芯片，其特征在于包括：
一硅基底；
一绝缘层，设置于上述硅基底表面；
一孤立第一硅层，设置于上述绝缘层的部分表面，其中上述孤立第一硅层的表面具有一第一方位；以及
一孤立第二硅层，设置于上述绝缘层的部分表面，其中上述孤立第二硅层的表面具有一第二方位。
2.根据权利要求1所述的具有多方位的绝缘层上覆硅芯片，其特征在于更包括：
一第一型晶体管，设置于上述孤立第一硅层表面；以及
一第二型晶体管，设置于上述孤立第二硅层表面。
3.根据权利要求2所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述第一方位是(110)，且上述第一型晶体管是P型通道晶体管。
4.根据权利要求2所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述第二方位是(100)，且上述第二型晶体管是N型通道晶体管。
5.根据权利要求2所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述第一方位是(023)，且上述第一型晶体管是P型通道晶体管。
6.根据权利要求5所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述第二方位是(100)，且第二型晶体管是N型通道晶体管。
7.根据权利要求1所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述孤立第一硅层是由多层不同方位的堆栈层所构成。
8.根据权利要求7所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述孤立第一硅层的堆栈层包括：
一(100)层；以及
一(110)层，设置于上述(100)层表面。
9.根据权利要求8所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述(110)层的厚度为10～500。
10.根据权利要求1所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述孤立第二硅层是由多层不同方位的堆栈层所构成。
11.根据权利要求10所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述孤立第二硅层的堆栈层至少包括：设置于表面的一(100)层。
12.根据权利要求1所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述孤立第一硅层与上述孤立第二硅层分别具有不相同的厚度。
13.根据权利要求1所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述孤立第一硅层与上述孤立第二硅层具有钝化或圆化的角落。
14.根据权利要求1所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述绝缘层至少包括：一结晶层，设置于上述绝缘层与上述孤立第一硅层或上述孤立第二硅层之间的界面处。
15.一种具有多方位的绝缘层上覆硅芯片，其特征在于包括：
一硅基底；
一绝缘层，设置于上述硅基底表面；
一孤立第一硅层，设置于上述绝缘层的部分表面，其中上述孤立第一硅层具有(110)表面；以及
一孤立第二硅层，设置于上述绝缘层的部分表面，其中上述第二硅层具有(100)表面。
16.根据权利要求15所述的具有多方位的绝缘层上覆硅芯片，其特征在于更包括：
一P型晶体管，设置于上述孤立第一硅层表面；以及
一N型晶体管，设置于上述孤立第二硅层表面。
17.根据权利要求15所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述孤立第一硅层与上述孤立第二硅层分别具有不相同的厚度。
18.根据权利要求15所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述孤立第一硅层上述孤立第二硅层具有钝化或圆化的角落。
19.根据权利要求15所述的具有多方位的绝缘层上覆硅芯片，其特征在于：上述绝缘层至少包括：一结晶层，设置于上述绝缘层与上述第一硅层或上述第二硅层之间的界面处。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1320659C (zh) * 2003-04-04 2007-06-06 台湾积体电路制造股份有限公司 具有多方位的绝缘层上覆硅芯片及其制作方法
TWI425637B (zh) * 2005-12-22 2014-02-01 Univ Tohoku 半導體裝置

Families Citing this family (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6815278B1 (en) * 2003-08-25 2004-11-09 International Business Machines Corporation Ultra-thin silicon-on-insulator and strained-silicon-direct-on-insulator with hybrid crystal orientations
US7023055B2 (en) * 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US7545001B2 (en) * 2003-11-25 2009-06-09 Taiwan Semiconductor Manufacturing Company Semiconductor device having high drive current and method of manufacture therefor
US20050116290A1 (en) * 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US6995456B2 (en) * 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
US6998684B2 (en) 2004-03-31 2006-02-14 International Business Machines Corporation High mobility plane CMOS SOI
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7208815B2 (en) * 2004-05-28 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS logic gate fabricated on hybrid crystal orientations and method of forming thereof
US7094634B2 (en) * 2004-06-30 2006-08-22 International Business Machines Corporation Structure and method for manufacturing planar SOI substrate with multiple orientations
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7186622B2 (en) * 2004-07-15 2007-03-06 Infineon Technologies Ag Formation of active area using semiconductor growth process without STI integration
JP2006040911A (ja) * 2004-07-22 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
JP4603845B2 (ja) * 2004-10-12 2010-12-22 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
CN100423265C (zh) * 2004-10-15 2008-10-01 中国科学院上海微系统与信息技术研究所 三维互补金属氧化物半导体晶体管的制备方法
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7235433B2 (en) 2004-11-01 2007-06-26 Advanced Micro Devices, Inc. Silicon-on-insulator semiconductor device with silicon layers having different crystal orientations and method of forming the silicon-on-insulator semiconductor device
DE102004060961B4 (de) * 2004-12-17 2010-06-02 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Hybridhalbleitersubstrats über einer vergrabenen Isolierschicht
KR100849177B1 (ko) * 2005-01-04 2008-07-30 삼성전자주식회사 패싯 채널들을 갖는 모스 트랜지스터를 채택하는 반도체집적회로 소자들 및 그 제조방법들
US7405436B2 (en) 2005-01-05 2008-07-29 International Business Machines Corporation Stressed field effect transistors on hybrid orientation substrate
US7494852B2 (en) * 2005-01-06 2009-02-24 International Business Machines Corporation Method for creating a Ge-rich semiconductor material for high-performance CMOS circuits
US7285473B2 (en) * 2005-01-07 2007-10-23 International Business Machines Corporation Method for fabricating low-defect-density changed orientation Si
US7271043B2 (en) * 2005-01-18 2007-09-18 International Business Machines Corporation Method for manufacturing strained silicon directly-on-insulator substrate with hybrid crystalline orientation and different stress levels
US7220626B2 (en) * 2005-01-28 2007-05-22 International Business Machines Corporation Structure and method for manufacturing planar strained Si/SiGe substrate with multiple orientations and different stress levels
US7298009B2 (en) * 2005-02-01 2007-11-20 Infineon Technologies Ag Semiconductor method and device with mixed orientation substrate
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7268377B2 (en) * 2005-02-25 2007-09-11 International Business Machines Corporation Structure and method of fabricating a hybrid substrate for high-performance hybrid-orientation silicon-on-insulator CMOS devices
US6972478B1 (en) * 2005-03-07 2005-12-06 Advanced Micro Devices, Inc. Integrated circuit and method for its manufacture
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7388278B2 (en) * 2005-03-24 2008-06-17 International Business Machines Corporation High performance field effect transistors on SOI substrate with stress-inducing material as buried insulator and methods
US7288821B2 (en) * 2005-04-08 2007-10-30 International Business Machines Corporation Structure and method of three dimensional hybrid orientation technology
US7102166B1 (en) * 2005-04-21 2006-09-05 International Business Machines Corporation Hybrid orientation field effect transistors (FETs)
US20060249784A1 (en) * 2005-05-06 2006-11-09 International Business Machines Corporation Field effect transistor device including an array of channel elements and methods for forming
US7291539B2 (en) * 2005-06-01 2007-11-06 International Business Machines Corporation Amorphization/templated recrystallization method for hybrid orientation substrates
US20060272574A1 (en) * 2005-06-07 2006-12-07 Advanced Micro Devices, Inc. Methods for manufacturing integrated circuits
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7432149B2 (en) * 2005-06-23 2008-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS on SOI substrates with hybrid crystal orientations
US7611937B2 (en) * 2005-06-24 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. High performance transistors with hybrid crystal orientations
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7348248B2 (en) * 2005-07-12 2008-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS transistor with high drive current and low sheet resistance
US7382029B2 (en) * 2005-07-29 2008-06-03 International Business Machines Corporation Method and apparatus for improving integrated circuit device performance using hybrid crystal orientations
KR100655437B1 (ko) * 2005-08-09 2006-12-08 삼성전자주식회사 반도체 웨이퍼 및 그 제조방법
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070040235A1 (en) 2005-08-19 2007-02-22 International Business Machines Corporation Dual trench isolation for CMOS with hybrid orientations
US20070048980A1 (en) * 2005-08-24 2007-03-01 International Business Machines Corporation Method for post-rie passivation of semiconductor surfaces for epitaxial growth
US20070063306A1 (en) * 2005-09-22 2007-03-22 Intel Corporation Multiple crystal orientations on the same substrate
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7696574B2 (en) * 2005-10-26 2010-04-13 International Business Machines Corporation Semiconductor substrate with multiple crystallographic orientations
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
WO2007063963A1 (ja) * 2005-12-02 2007-06-07 Tohoku University 半導体装置
US8319285B2 (en) 2005-12-22 2012-11-27 Infineon Technologies Ag Silicon-on-insulator chip having multiple crystal orientations
US8530355B2 (en) * 2005-12-23 2013-09-10 Infineon Technologies Ag Mixed orientation semiconductor device and method
US7790581B2 (en) * 2006-01-09 2010-09-07 International Business Machines Corporation Semiconductor substrate with multiple crystallographic orientations
FR2896620B1 (fr) * 2006-01-23 2008-05-30 Commissariat Energie Atomique Circuit integre tridimensionnel de type c-mos et procede de fabrication
US20070190795A1 (en) * 2006-02-13 2007-08-16 Haoren Zhuang Method for fabricating a semiconductor device with a high-K dielectric
US7544584B2 (en) * 2006-02-16 2009-06-09 Micron Technology, Inc. Localized compressive strained semiconductor
US7531392B2 (en) * 2006-02-27 2009-05-12 International Business Machines Corporation Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same
JP2007288142A (ja) * 2006-03-24 2007-11-01 Sanyo Electric Co Ltd 半導体装置
US7396407B2 (en) * 2006-04-18 2008-07-08 International Business Machines Corporation Trench-edge-defect-free recrystallization by edge-angle-optimized solid phase epitaxy: method and applications to hybrid orientation substrates
US7435639B2 (en) * 2006-05-31 2008-10-14 Freescale Semiconductor, Inc. Dual surface SOI by lateral epitaxial overgrowth
US7671421B2 (en) * 2006-05-31 2010-03-02 International Business Machines Corporation CMOS structure and method for fabrication thereof using multiple crystallographic orientations and gate materials
US7628932B2 (en) 2006-06-02 2009-12-08 Micron Technology, Inc. Wet etch suitable for creating square cuts in si
US7625776B2 (en) * 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US7709341B2 (en) * 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
US7560758B2 (en) * 2006-06-29 2009-07-14 International Business Machines Corporation MOSFETs comprising source/drain recesses with slanted sidewall surfaces, and methods for fabricating the same
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US8962447B2 (en) * 2006-08-03 2015-02-24 Micron Technology, Inc. Bonded strained semiconductor with a desired surface orientation and conductance direction
US7820501B2 (en) * 2006-10-11 2010-10-26 International Business Machines Corporation Decoder for a stationary switch machine
US20080128813A1 (en) * 2006-11-30 2008-06-05 Ichiro Mizushima Semiconductor Device and Manufacturing Method Thereof
US7781278B2 (en) * 2007-01-18 2010-08-24 International Business Machines Corporation CMOS devices having channel regions with a V-shaped trench and hybrid channel orientations, and method for forming the same
US7575968B2 (en) * 2007-04-30 2009-08-18 Freescale Semiconductor, Inc. Inverse slope isolation and dual surface orientation integration
US7855111B2 (en) * 2007-06-11 2010-12-21 Texas Instruments Incorporated Border region defect reduction in hybrid orientation technology (HOT) direct silicon bonded (DSB) substrates
US7767510B2 (en) * 2007-06-11 2010-08-03 Texas Instruments Incorporated Semiconductor device made by the method of producing hybrid orientnation (100) strained silicon with (110) silicon
US8183628B2 (en) * 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
US7863712B2 (en) 2007-10-30 2011-01-04 International Business Machines Corporation Hybrid orientation semiconductor structure with reduced boundary defects and method of forming same
US8598650B2 (en) * 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP5317343B2 (ja) * 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8211786B2 (en) 2008-02-28 2012-07-03 International Business Machines Corporation CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication
US7528027B1 (en) 2008-03-25 2009-05-05 International Business Machines Corporation Structure and method for manufacturing device with ultra thin SOI at the tip of a V-shape channel
US20090261346A1 (en) * 2008-04-16 2009-10-22 Ding-Yuan Chen Integrating CMOS and Optical Devices on a Same Chip
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
JP2010067930A (ja) * 2008-09-12 2010-03-25 Toshiba Corp 半導体装置およびその製造方法
US20100171201A1 (en) * 2009-01-06 2010-07-08 Wyant M Todd Chip on lead with small power pad design
JP5356970B2 (ja) * 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US8212294B2 (en) * 2010-01-28 2012-07-03 Raytheon Company Structure having silicon CMOS transistors with column III-V transistors on a common substrate
KR101211442B1 (ko) 2010-03-08 2012-12-12 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 고체 촬상 장치
US8487357B2 (en) 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US20120100166A1 (en) 2010-07-15 2012-04-26 Zyngenia, Inc. Ang-2 Binding Complexes and Uses Thereof
US8492839B2 (en) * 2010-08-24 2013-07-23 International Business Machines Corporation Same-chip multicharacteristic semiconductor structures
US20120199888A1 (en) * 2011-02-09 2012-08-09 United Microelectronics Corporation Fin field-effect transistor structure
EP2714738B1 (en) 2011-05-24 2018-10-10 Zyngenia, Inc. Multivalent and monovalent multispecific complexes and their uses
US8716072B2 (en) 2011-07-25 2014-05-06 International Business Machines Corporation Hybrid CMOS technology with nanowire devices and double gated planar devices
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8837082B2 (en) 2012-04-27 2014-09-16 International Business Machines Corporation Magnetic recording head having quilted-type coating
US8883616B2 (en) * 2012-07-31 2014-11-11 Hewlett-Packard Development Company, L.P. Germanium on insulator apparatus
US9036297B2 (en) 2012-08-31 2015-05-19 International Business Machines Corporation Magnetic recording head having protected reader sensors and near zero recession writer poles
US20140087089A1 (en) * 2012-09-21 2014-03-27 International Business Machines Corporation Methods for hardening amorphous dielectric films in a magnetic head and other structures
US8823146B1 (en) * 2013-02-19 2014-09-02 Raytheon Company Semiconductor structure having silicon devices, column III-nitride devices, and column III-non-nitride or column II-VI devices
WO2014144600A2 (en) 2013-03-15 2014-09-18 Viktor Roschke Multivalent and monovalent multispecific complexes and their uses
CN105682780B (zh) 2013-10-30 2018-03-13 惠普发展公司，有限责任合伙企业 不平行岛蚀刻
EP3062907A4 (en) 2013-10-30 2017-08-16 Hewlett-Packard Development Company, L.P. Island etched filter passages
US9490161B2 (en) 2014-04-29 2016-11-08 International Business Machines Corporation Channel SiGe devices with multiple threshold voltages on hybrid oriented substrates, and methods of manufacturing same
US9263586B2 (en) 2014-06-06 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum well fin-like field effect transistor (QWFinFET) having a two-section combo QW structure
US9583507B2 (en) * 2015-03-23 2017-02-28 International Business Machines Corporation Adjacent strained <100> NFET fins and <110> PFET fins
US10438838B2 (en) 2016-09-01 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and related method
FR3076292B1 (fr) * 2017-12-28 2020-01-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de transfert d'une couche utile sur un substrat support
US11502106B2 (en) * 2020-02-11 2022-11-15 Globalfoundries U.S. Inc. Multi-layered substrates of semiconductor devices

Family Cites Families (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3964942A (en) * 1970-10-16 1976-06-22 International Business Machines Corporation Chemical polishing of single crystal dielectrics
CA1040321A (en) * 1974-07-23 1978-10-10 Alfred C. Ipri Polycrystalline silicon resistive device for integrated circuits and method for making same
US4768076A (en) * 1984-09-14 1988-08-30 Hitachi, Ltd. Recrystallized CMOS with different crystal planes
JPS6292361A (ja) 1985-10-17 1987-04-27 Toshiba Corp 相補型半導体装置
US4753896A (en) * 1986-11-21 1988-06-28 Texas Instruments Incorporated Sidewall channel stop process
JPH01162376A (ja) 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
JPH01264254A (ja) * 1988-04-15 1989-10-20 Agency Of Ind Science & Technol 積層型半導体装置の製造方法
JPH02143416A (ja) * 1988-11-24 1990-06-01 Seiichi Hasegawa 絶縁体基板上に配向結晶軸をもつ大粒径の多結晶シリコン膜を作製する方法
US4908328A (en) * 1989-06-06 1990-03-13 National Semiconductor Corporation High voltage power IC process
US5013681A (en) 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
US5849627A (en) * 1990-02-07 1998-12-15 Harris Corporation Bonded wafer processing with oxidative bonding
US5024723A (en) 1990-05-07 1991-06-18 Goesele Ulrich M Method of producing a thin silicon on insulator layer by wafer bonding and chemical thinning
US5364930A (en) * 1990-10-16 1994-11-15 Northwestern University Synthetic C1q peptide fragments
US5171703A (en) * 1991-08-23 1992-12-15 Intel Corporation Device and substrate orientation for defect reduction and transistor length and width increase
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3017860B2 (ja) * 1991-10-01 2000-03-13 株式会社東芝 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
US5213986A (en) 1992-04-10 1993-05-25 North American Philips Corporation Process for making thin film silicon-on-insulator wafers employing wafer bonding and wafer thinning
JP3321882B2 (ja) 1993-02-28 2002-09-09 ソニー株式会社 基板はり合わせ方法
US5659192A (en) 1993-06-30 1997-08-19 Honeywell Inc. SOI substrate fabrication
US5461243A (en) 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
US5468657A (en) * 1994-06-17 1995-11-21 Sharp Microelectronics Technology, Inc. Nitridation of SIMOX buried oxide
JPH0832039A (ja) 1994-07-12 1996-02-02 Nippondenso Co Ltd 半導体装置およびその製造方法
US5633588A (en) * 1994-09-16 1997-05-27 Hitachi Medical Corporation Superconducting magnet apparatus using superconducting multilayer composite member, method of magnetizing the same and magnetic resonance imaging system employing the same
FR2725074B1 (fr) 1994-09-22 1996-12-20 Commissariat Energie Atomique Procede de fabrication d'une structure comportant une couche mince semi-conductrice sur un substrat
JP3171764B2 (ja) * 1994-12-19 2001-06-04 シャープ株式会社 半導体装置の製造方法
US6022799A (en) * 1995-06-07 2000-02-08 Advanced Micro Devices, Inc. Methods for making a semiconductor device with improved hot carrier lifetime
US5683588A (en) * 1995-09-21 1997-11-04 Betzdearborn Inc. Stabilization of catalyzed aqueous sulfite and bisulfite ion solutions
US5904539A (en) * 1996-03-21 1999-05-18 Advanced Micro Devices, Inc. Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties
US5882981A (en) * 1996-07-30 1999-03-16 Texas Instruments Incorporated Mesa isolation Refill Process for Silicon on Insulator Technology Using Flowage Oxides as the Refill Material
US6023082A (en) * 1996-08-05 2000-02-08 Lockheed Martin Energy Research Corporation Strain-based control of crystal anisotropy for perovskite oxides on semiconductor-based material
EP0849788B1 (en) * 1996-12-18 2004-03-10 Canon Kabushiki Kaisha Process for producing semiconductor article by making use of a substrate having a porous semiconductor layer
US6146979A (en) * 1997-05-12 2000-11-14 Silicon Genesis Corporation Pressurized microbubble thin film separation process using a reusable substrate
KR100400808B1 (ko) * 1997-06-24 2003-10-08 매사츄세츠 인스티튜트 오브 테크놀러지 그레이드된 ＧｅＳｉ층 및 평탄화를 사용한 Ｓｉ상의 Ｇｅ의 쓰레딩 전위 밀도 제어
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6321134B1 (en) * 1997-07-29 2001-11-20 Silicon Genesis Corporation Clustertool system software using plasma immersion ion implantation
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
US6143070A (en) * 1998-05-15 2000-11-07 The United States Of America As Represented By The Secretary Of The Air Force Silicon-germanium bulk alloy growth by liquid encapsulated zone melting
US6171927B1 (en) * 1998-06-08 2001-01-09 Kuo-Tung Sung Device with differential field isolation thicknesses and related methods
JP3403076B2 (ja) 1998-06-30 2003-05-06 株式会社東芝 半導体装置及びその製造方法
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
FR2785087B1 (fr) * 1998-10-23 2003-01-03 St Microelectronics Sa Procede de formation dans une plaquette de silicium d'un caisson isole
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
US6355541B1 (en) 1999-04-21 2002-03-12 Lockheed Martin Energy Research Corporation Method for transfer of thin-film of silicon carbide via implantation and wafer bonding
WO2001006546A2 (en) * 1999-07-16 2001-01-25 Massachusetts Institute Of Technology Silicon on iii-v semiconductor bonding for monolithic optoelectronic integration
JP2001036054A (ja) * 1999-07-19 2001-02-09 Mitsubishi Electric Corp Ｓｏｉ基板の製造方法
US6483171B1 (en) 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
US6368938B1 (en) 1999-10-05 2002-04-09 Silicon Wafer Technologies, Inc. Process for manufacturing a silicon-on-insulator substrate and semiconductor devices on said substrate
US6690043B1 (en) * 1999-11-26 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6252284B1 (en) * 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
US6326285B1 (en) * 2000-02-24 2001-12-04 International Business Machines Corporation Simultaneous multiple silicon on insulator (SOI) wafer production
TW452866B (en) 2000-02-25 2001-09-01 Lee Tien Hsi Manufacturing method of thin film on a substrate
JP2001298192A (ja) * 2000-04-13 2001-10-26 Seiko Epson Corp 半導体装置およびその製造方法
US6429061B1 (en) 2000-07-26 2002-08-06 International Business Machines Corporation Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation
US6624488B1 (en) * 2000-08-07 2003-09-23 Advanced Micro Devices, Inc. Epitaxial silicon growth and usage of epitaxial gate insulator for low power, high performance devices
DE10041748A1 (de) * 2000-08-27 2002-03-14 Infineon Technologies Ag SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren
JP2002076336A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置およびｓｏｉ基板
US6555891B1 (en) * 2000-10-17 2003-04-29 International Business Machines Corporation SOI hybrid structure with selective epitaxial growth of silicon
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US6497763B2 (en) * 2001-01-19 2002-12-24 The United States Of America As Represented By The Secretary Of The Navy Electronic device with composite substrate
US6414355B1 (en) 2001-01-26 2002-07-02 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI) chip having an active layer of non-uniform thickness
JP3754897B2 (ja) * 2001-02-09 2006-03-15 キヤノン株式会社 半導体装置用基板およびｓｏｉ基板の製造方法
US6410371B1 (en) 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US6603156B2 (en) 2001-03-31 2003-08-05 International Business Machines Corporation Strained silicon on insulator structures
US6410938B1 (en) * 2001-04-03 2002-06-25 Advanced Micro Devices, Inc. Semiconductor-on-insulator device with nitrided buried oxide and method of fabricating
KR100456526B1 (ko) * 2001-05-22 2004-11-09 삼성전자주식회사 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법
JP2002359293A (ja) 2001-05-31 2002-12-13 Toshiba Corp 半導体装置
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
JP3875047B2 (ja) * 2001-06-22 2007-01-31 シャープ株式会社 半導体基板の面方位依存性評価方法及びそれを用いた半導体装置
US6358806B1 (en) 2001-06-29 2002-03-19 Lsi Logic Corporation Silicon carbide CMOS channel
JP2003031495A (ja) * 2001-07-12 2003-01-31 Hitachi Ltd 半導体装置用基板の製造方法および半導体装置の製造方法
JP4322453B2 (ja) * 2001-09-27 2009-09-02 株式会社東芝 半導体装置およびその製造方法
EP1306890A2 (en) * 2001-10-25 2003-05-02 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate and device comprising SiC and method for fabricating the same
US6861326B2 (en) * 2001-11-21 2005-03-01 Micron Technology, Inc. Methods of forming semiconductor circuitry
JP2003173951A (ja) * 2001-12-04 2003-06-20 Tokyo Electron Ltd 電子ビーム描画用マスクの製造方法および電子ビーム描画用マスクブランクス
US6967351B2 (en) 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US6600170B1 (en) * 2001-12-17 2003-07-29 Advanced Micro Devices, Inc. CMOS with strained silicon channel NMOS and silicon germanium channel PMOS
JP2003188274A (ja) * 2001-12-19 2003-07-04 Toshiba Corp 半導体装置及びその製造方法
JP2003203967A (ja) * 2001-12-28 2003-07-18 Toshiba Corp 部分ｓｏｉウェーハの製造方法、半導体装置及びその製造方法
JP2003229577A (ja) 2002-02-06 2003-08-15 Sony Corp 半導体装置の製造方法。
US6649492B2 (en) * 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
US6562703B1 (en) * 2002-03-13 2003-05-13 Sharp Laboratories Of America, Inc. Molecular hydrogen implantation method for forming a relaxed silicon germanium layer with high germanium content
JP2003289144A (ja) 2002-03-28 2003-10-10 Toshiba Corp 半導体装置およびその製造方法
US20030227057A1 (en) * 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6902962B2 (en) * 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
US6815278B1 (en) * 2003-08-25 2004-11-09 International Business Machines Corporation Ultra-thin silicon-on-insulator and strained-silicon-direct-on-insulator with hybrid crystal orientations
US6949420B1 (en) * 2004-03-12 2005-09-27 Sony Corporation Silicon-on-insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1320659C (zh) * 2003-04-04 2007-06-06 台湾积体电路制造股份有限公司 具有多方位的绝缘层上覆硅芯片及其制作方法
TWI425637B (zh) * 2005-12-22 2014-02-01 Univ Tohoku 半導體裝置

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