CN1977387B - 高迁移率三栅器件及其制造方法 - Google Patents

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Abstract

提供了一种高迁移率半导体组件。在一个示范方面，高迁移率半导体组件包括具有位于第一衬底上<110>晶面位置处的第一参考定向的第一衬底和在第一衬底顶部形成的第二衬底。第二衬底具有位于第二衬底上<100>晶面位置处的第二参考定向，其中第一参考定向与第二参考定向对准。在另一个示范方面，第二衬底具有位于第二衬底上<110>晶面位置处的第二参考定向，其中在第二参考定向相对于第一参考定向偏移大约45度的情况下，第二衬底在第一衬底上方形成。

Description

高迁移率三栅器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，具体涉及高迁移率三栅器件(如高迁移率三栅晶体管)及其制造方法。
背景技术
为了增强器件性能，绝缘体上硅(SOI)晶体管被建议用于现代集成电路的制造。图1说明了标准的全耗尽绝缘体上硅(SOI)晶体管100。SOI晶体管100包括具有绝缘层104的单晶体硅衬底102，如在其上形成的埋入的氧化物。单晶体硅主体106在绝缘层104上形成。栅电介质层108在单晶体硅主体106上形成并且栅电极110在栅电介质108上形成。源区112和漏区114在硅主体106内沿着栅电极110的侧向相对的侧面形成。
全耗尽SOI被建议作为晶体管结构以此将理想的次阈值梯度用于优化的导通电流/截止电流比率。为了利用晶体管100取得理想的次阈值梯度，硅主体106的厚度(Tsi)必须是晶体管栅极长度(Lg)大小的大约1/3或者Tsi＝Lg/3。然而，作为栅极长度标度，尤其是当它们趋于30nm时，对于不断减小硅薄膜厚度的需求使得这个问题越来越不切合实际。在30纳米栅极长度下，所要求的硅主体厚度被认为需要小于10纳米，而在20纳米栅极长度下，所要求的硅主体厚度约为6纳米。具有厚度小于10纳米的硅薄膜的制造被认为是极其困难的。一方面，在一个纳米量级上取得晶片均匀性是一个困难的挑战。另一方面，能够接触这些薄膜以形成凸出的源/漏区从而减小结电阻几乎是不可能的，因为源/漏区上的薄硅层在栅蚀刻和栅蚀刻之后的各种清洁过程期间被消耗，并且隔片蚀刻留下不足的硅106用于硅的生长。
如图2A和2B所示，双栅(DG)器件被建议用来减轻硅厚度问题。双栅(DG)器件200包括在绝缘衬底204上形成的硅主体202。栅电介质206在硅主体202的两侧上形成并且栅电极208毗连形成于硅主体202两侧上的栅电介质206而形成。足够厚的绝缘层209(如氮化硅)使栅电极208与硅主体202的顶部电隔离。
双栅(DG)器件200基本上具有两个栅极，每一个位于器件沟道的一侧。因为双栅器件200在沟道的每一侧具有栅极，硅主体厚度(Tsi)可以是单栅器件的两倍并且仍可获得全耗尽晶体管操作。也就是，利用双栅器件200，可形成全耗尽晶体管，其中Tsi＝(2xLg)/3。然而，双栅(DG)器件200的最可制造形式要求利用光刻术完成主体202的图案形成，其为0.7x小于用来图案化平面器件(如晶体管100)的栅极长度(Lg)。为了获得高密度集成电路，通常期望使最主动的光刻术相对于栅电极208的栅极长度(Lg)发生。尽管双栅结构使硅薄膜厚度加倍(因为现在在沟道的任一侧都具有栅极)，然而，这些结构极其难以制造。例如，硅主体202要求可利用约为5∶1的纵横比(高宽比)生产硅主体202的硅主体蚀刻。另外，随着对高器件性能的需求的持续增长，具有高迁移率以此增强器件性能的器件是令人期待的。
发明内容
按照本发明实施例的第一方面，提供一种高迁移率半导体衬底，包含：第一衬底，具有位于第一衬底上<110>晶面位置处的第一基准定向；以及第二衬底，在所述第一衬底的顶部形成，所述第二衬底具有位于第二衬底上<100>晶面位置处的第二基准定向，其中所述第一基准定向与所述第二基准定向对准。
按照本发明实施例的第二方面，还是提供一种高迁移率半导体衬底，包含：第一衬底，具有位于所述第一衬底上<110>晶面位置处的第一基准定向；第二衬底，在所述第一衬底的顶部上形成，所述第二衬底具有位于所述第二衬底上<110>晶面位置处的第二基准定向，其中在所述第二基准定向相对于所述第一基准定向偏移大约45度的情况下，所述第二衬底在所述第一衬底上方形成。
按照本发明实施例的第三方面，提供一种制造高迁移率半导体衬底的方法，所述方法包含：设置第一衬底，所述第一衬底具有位于第一衬底上<110>晶面位置处的第一基准定向；以及形成第二衬底，所述第二衬底在所述第一衬底的顶部形成，所述第二衬底具有位于第二衬底上<100>晶面位置处的第二基准定向，其中所述形成包括使所述第一基准定向与所述第二基准定向对准。
按照本发明实施例的第四方面，提供一种制造高迁移率半导体衬底的方法，所述方法包含：提供第一衬底，所述第一衬底具有位于第一衬底上<110>晶面位置处的第一基准定向；形成第二衬底，所述第二衬底在所述第一衬底的顶部上形成，所述第二衬底具有位于第二衬底上<110>晶面位置处的第二基准定向，其中所述形成包括在所述第二基准定向相对于所述第一基准定向偏移大约45度的情况下在所述第一衬底上方形成所述第二衬底。
按照本发明实施例的第五方面，还是提供一种制造高迁移率半导体衬底的方法，所述方法包含：提供衬底，所述衬底具有位于所述衬底上<100>晶面位置处的基准定向；在所述衬底内形成埋入氧化物区域；以及在所述埋入氧化物上方的所述衬底的一部分形成非平面器件，其中所述非平面器件具有顶面和侧面，所述顶面和侧面全都具有<100>晶面。
附图说明
图1是说明耗尽衬底晶体管的横截面视图。
图2A和2B说明了双栅耗尽衬底晶体管。
图3说明了依照本发明实施例的三栅晶体管。
图4说明了<100>和<110>迁移率特征的比较。
图5说明了在<100>晶面方向上生长并且具有<110>晶面位置处的基准定向的硅锭。
图6说明了由图5所示的硅锭切割下来的晶片。
图7A-7B说明了由图5所示的硅锭切割下来的晶片，其中器件在其上形成。
图8A-8B说明了具有在<100>晶面位置处形成的参考切口的晶片。
图9说明了依照本发明实施例的三栅晶体管。
图10说明了为依照本发明实施例的三栅器件形成高迁移率硅衬底的方法。
图11-13说明了为按照本发明实施例的三栅器件形成高迁移率硅衬底的示范方法。
图14A说明了具有<100>参考切口的示范硅锭。
图14B说明了具有<100>参考切口的晶片与具有<110>参考切口的晶片的结合。
图15A-15J说明了制造依照本发明实施例的三栅晶体管的示范方法。
具体实施方式
本发明实施例与新颖的高迁移率非平面器件或三栅器件(如三栅晶体管结构)及其制造方法有关。在下面的描述中，陈列了大量特定细节以便于提供对本发明实施例的全面了解。在其他实例中，对公知的半导体工艺和制造技术不再进行特别详细的描述以避免对本发明实施例的不必要的混淆。
本发明实施例与高迁移率非平面器件(如三栅晶体管)有关。非平面器件的高迁移率特征通过用来形成高迁移率非平面器件的衬底晶片的基准定向的旋转或重新定位来获得。图3说明了示范的非平面器件300(如三栅晶体管)。
在本发明的实施例中，三栅晶体管300是绝缘体上半导体(SOI)晶体管。三栅晶体管300包括在衬底302上形成的薄半导体主体308；衬底302可以是绝缘衬底(如衬底302包括氧化膜)或半导体衬底。半导体主体308包括在半导体主体308的顶面和侧壁上形成的栅电介质305，以及在半导体主体308顶面上的栅电介质305上形成的和邻近在半导体主体308的侧壁上形成的栅电介质307而形成的栅电极307。源区和漏区330和332分别在半导体主体308内栅电极307的相对侧上形成。因为栅电极307和栅电介质305在三侧环绕半导体主体308，晶体管300实际上具有三个独立的沟道和栅。晶体管的栅极“宽度”等于半导体主体的三个侧面的每一个的总和。
因为存在有在半导体主体内形成的三个独立的沟道，在晶体管“导通”时，半导体主体可以完全耗尽，从而使具有小于30纳米的栅极长度的全耗尽晶体管能够形成，而无需使用超薄半导体主体或要求半导体主体的光刻图案形成达到小于器件的栅极长度(Lg)的尺寸。因为本发明的三栅晶体管可以全耗尽的方式工作，所以器件的特征在于，理想的(比如非常陡的)次阈值斜率和减小的小于100mV/V并且理想地为大约60mV/V的漏极引发的势垒降低(DIBL)短沟道效应，在器件“截止”时，这导致更低的漏电流，从而导致更低的功耗。
可以期望使非平面器件(如三栅晶体管300)成为改进器件性能的高迁移率器件。在本发明的实施例中，为了改进非平面器件300的迁移率，改变半导体主体308的晶面结构。如图3所示，非平面器件300具有在半导体主体308的顶面上的垂直场，其具有<100>晶面。半导体主体308侧面的垂直场具有<110>晶面。已经表明，在迁移率方面，<100>和<110>晶面之间存在有明显的差异。如图4所示，<110>晶面具有的迁移率值大约为<100>晶面的一半。如图4所示，<100>晶面的Takagi线明显高于<110>晶面的Takagi线。一种改进非平面器件的迁移率的方式是使半导体主体308的所有侧面的垂直场具有<100>晶面。
更通常的是，衬底302由半导体晶片制成，其接下来被处理，其中薄膜和结构在此形成以形成如三栅器件300这样的半导体器件。在一个实例中，衬底302是体硅晶片。绝缘层(如二氧化硅膜)在衬底302上方形成，并且器件质量半导体膜(如单晶硅)在绝缘层上方形成。器件300接着在器件质量半导体膜中形成。这是半导体制造领域中的在用来形成器件的一个晶片或若干晶片上产生基准定向的实例。基准定向通常是在晶片中产生的较小切口。基准定向对于设备(如蚀刻工具或光刻工具)对准用途尤其是对于制造可重复性(如光刻或蚀刻这样的器件工艺过程)是有用的。处理工具因此具有对准点，其中特定晶片上的每个切口为了处理目的而对准。正如所知道的，硅或其他半导体材料在晶片的不同平面处具有不同的晶体立方定向。因此，对于晶体定向的可重复性来说，产生基准定向以此标记晶片的统一方向。基准定向还提供了从晶片到晶片的过程可重复性。
一种在晶片内产生基准定向的方式是在晶片上特定位置处制造切口。目前，利用<100>晶面方向上的籽晶生长锭(如硅锭)。如图5所说明的，锭502在<100>晶面方向上生长。锭502被放置于X射线衍射工具中以使得找到<110>晶面方向。在X射线衍射过程中，锭502被径向旋转以使X射线衍射束可见并且定位<110>位置。如图6所示，<110>位置一旦找到，就沿着线504标记锭502以使切口506可在每个晶片内形成。研磨可用来产生线504。接着切片法被用来切割锭502以此产生多个晶片508。如图6所说明的，晶片508具有指向页面外的方向上的<100>晶面。切口506具有<110>晶面并且位于晶片508的180度或6点位置处。
图7A进一步说明了晶片508的晶体结构性质。圆圈510表示相对于页面平面的晶片508的晶体结构的晶面。如图所说明的，<100>晶面是晶片508的表面并且同样地在指向页面外的箭头512的方向上。如图7A所说明的，当非平面器件514在晶面508内形成时，非平面器件514的侧面514-S将具有<110>晶面。器件514的顶部侧面514-T具有<100>晶面。一种改变在晶片508内形成的器件514的侧面的晶面结构的方式是旋转或重新定位切口506。在本发明的一个实施例中，不是如常规方式制作的那样使切口506位于<110>晶面位置处，而是使切口506位于晶片508上<100>晶面位置处。在另一个实施例中，切口506如常规方式制作的那样在<110>位置处标记并且晶片508在制造工具中旋转约45度(或-45度)以使由圆圈510说明的晶面旋转约45度(或-45度)。
图8A说明了具有位于<100>晶面位置处的切口804的晶片802。晶片802上所示的圆圈810表示相对于页面平面的晶片802的晶体结构的晶面。指向页面外的晶片802的晶面是<100>。当非平面器件806在晶片802内形成时，器件806的所有侧面具有<100>晶面。因此，器件806的顶面806-T具有<100>晶面并且器件806的所有侧面806-S同样具有<100>晶面。
另一方面，当晶片具有位于<110>位置处的切口时，在处理期间，晶片可以旋转45度(或-45度)。在这样做的过程中，当非平面器件在晶片上形成时，器件的所有侧面同样具有<100>晶面。
在非平面器件的所有侧面具有<100>晶面的情况下，非平面器件将具有高性能器件所期望的高迁移率特征。
图9说明了通过使晶片的切口重新定位或旋转可受益于器件的高迁移率特征的示范的非平面器件，例如三栅器件(如三栅晶体管900)。非平面器件因此是高迁移率非平面器件，其可以是高迁移率三栅晶体管。
三栅晶体管900在衬底902上形成。在本发明的实施例中，衬底902是绝缘衬底，其包括低级的单晶硅衬底904，在其上形成了绝缘层906，如二氧化硅膜。然而，三栅晶体管900可以在任何公知的绝缘衬底上制成，如由二氧化硅、氮化物、氧化物和蓝宝石制成的衬底。在本发明的实施例中，衬底902可以是半导体衬底，例如但不限于单晶硅衬底和砷化镓衬底。
三栅晶体管900包括在绝缘衬底902的绝缘层906上形成的半导体主体908。半导体主体908可以由半导体膜制成。在半导体膜位于绝缘衬底902上的情况下，三栅晶体管900可被认为是SOI晶体管。半导体主体908可以由任何公知的半导体材料制成，例如但不限于硅(Si)、锗(Ge)、锗化硅(SixGey)、砷化镓(GaAs)、InSb、GaP、GaSb和碳纳米管。当期望在比如微处理器中晶体管900的最佳性能时，半导体主体908理想地为单晶体膜。然而，当晶体管900用于要求次严格性能的应用(如用于液晶显示器)中时，半导体主体908可以是多晶硅膜。用来形成半导体主体908的晶片被处理成以使半导体主体908的所有侧面将具有如前所述的<100>晶面。
在一个实施例中，用来形成半导体主体908的半导体材料是利用位于晶片上<100>晶面位置处的参考切口处理或形成的晶片(如硅晶片)。在另一个实施例中，用来形成半导体主体808的半导体材料是利用位于晶片上<110>晶面位置处的参考切口处理或形成的晶片(如硅晶片)。在这个另一个实施例中，用来形成半导体主体908的晶片被旋转以使参考切口偏移大约45度或-45度。
半导体主体908具有一对隔开一定距离的侧向相对的侧壁910和912，其定义了半导体主体宽度914。另外，半导体主体908具有与在衬底902上形成的底面918相对的顶面916。顶面916和底面918之间的距离定义了主体高度920或半导体主体908的厚度Tsi。在本发明的实施例中，主体高度920基本上等于主体宽度914。在本发明的实施例中，主体908具有小于30纳米以及理想地小于20纳米的高度920和宽度914。在本发明的实施例中，主体高度920介于主体宽度914的1/2和主体宽度914的2倍之间。侧壁910和912、顶面916和底面918全都具有垂直场，所述的垂直场具有<100>晶面结构。
三栅晶体管900具有栅电介质层922。如图9所示，栅电介质层922在半导体主体908的三个侧面上或周围形成。栅电介质层922在主体908的侧壁912上或毗连侧壁912、顶面916上、以及侧壁910上或毗连侧壁910而形成。栅电介质层922可以是任何公知的栅电介质层。在本发明的实施例中，栅电介质层是二氧化硅(SiO2)、氮氧化硅(SiOxNy)或氮化硅(Si3N4)电介质层。在本发明的实施例中，栅电介质层922是形成的厚度介于5-20
Figure G200580021607701D00081
之间的氮氧化硅膜。在本发明的实施例中，栅电介质层922是高K栅电介质层，如金属氧化物电介质，例如但不限于五氧化二钽(Ta2O5)和氧化钛(TiO2)。栅电介质层922可以是其他类型的高K电介质，例如但不限于PZT(锆钛酸铅)。
三栅器件900具有栅电极924。如图9所示，栅电极924在栅电介质层922上或周围形成。栅电极924在半导体主体908的侧壁912上形成的栅电介质922上或毗连栅电介质922而形成，在半导体主体908的顶面916上形成的栅电介质922上形成，以及在于半导体主体908的侧壁910上形成的栅电介质层922上或毗连栅电介质922而形成。栅电极924具有一对隔开一定距离的侧向相对的侧壁926和928，其定义了晶体管900的栅极长度(Lg)930。在本发明的实施例中，栅电极924的侧向相对的侧壁926和928在与半导体主体908的侧向相对的侧壁910和912垂直的方向上延伸。
栅电极924可以由任何适当的栅电极材料制成。在本发明的实施例中，栅电极924包含掺杂至介于1x1019原子/cm3-1x1020原子/cm3之间的浓度密度的多晶硅。在本发明的实施例中，栅电极可以是金属栅电极，例如但不限于钨、钽、钛及其氮化物。在本发明的实施例中，栅电极由具有介于4.6-4.8eV的中间能隙功函数的材料制成。将会意识到，栅电极924不必是单一材料并且可以是薄膜的合成叠层，例如但不限于多晶硅/金属电极或金属/多晶硅电极。
三栅晶体管900具有源区930和漏区932。如图9所示，源区930和漏区932在半导体主体908内栅电极924的相对侧上形成。源区930和漏区932由相同导电类型制成，如N型或P型导电。在本发明的实施例中，源区930和漏区932具有介于1x1019和1x1021原子/cm3之间的掺杂浓度。源区930和漏区932可以制成均匀浓度或者可包括不同浓度或掺杂分布的子区域，如尖端区域(如源/漏极扩展)。在本发明的实施例中，当晶体管900是对称晶体管时，源区930和漏区932将具有相同的掺杂浓度和分布。在本发明的实施例中，当三栅晶体管900作为非对称晶体管形成时，则源区930和漏区932的掺杂浓度和分布可以变化以便于获得特定的电学特征。
位于源区930和漏区932之间的半导体主体908的部分限定了晶体管900的沟道区域950。沟道区域950还可以定义为被栅电极924环绕的半导体主体908的面积。然而，有时，源/漏区可以在栅电极下稍微伸过，例如扩散以此定义的沟道区域稍微小于栅电极长度(Lg)。在本发明的实施例中，沟道区域950是本征的或未掺杂的单晶硅。在本发明的实施例中，沟道区域950是掺杂的单晶硅。当沟道区域950被掺杂时，其通常被掺杂至介于1x1016至1x1019原子/cm3之间的导电水平。在本发明的实施例中，当沟道区域950被掺杂时，其通常被掺杂成源区930和漏区932的相反导电类型。例如，当源和漏区是N型导电时，沟道区域950被掺杂成P型导电。同样地，当源和漏区是P型导电时，沟道区域950将是N型导电。这样，三栅晶体管900可以分别被制成NMOS晶体管或PMOS晶体管。沟道区域950可以被均匀掺杂或者可以非均匀掺杂或者具有不同的浓度以此提供特定的电学和性能特征。例如，如果需要的话，沟道区域950可包括公知的“光晕”区域。
通过提供栅电介质和在三个侧面环绕半导体主体908的栅电极，三栅晶体管900的特征在于，具有三个沟道和三个栅极，一个(g1)在硅主体908的侧面912上的源和漏区之间伸展，第二个(g2)在硅主体908的顶面916上的源和漏区之间伸展，第三个(g3)在硅主体908的侧壁910上的源和漏区之间伸展。由于如上所讨论的半导体主体908的构造，栅极g1、g2和g3的每一个具有<100>晶面结构。利用三个<100>晶面栅极因此改进了迁移率，使晶体管900成为高迁移率非平面器件。晶体管900的栅极“宽度”(Gw)是三个沟道区域宽度的总和。因此晶体管900的栅极宽度等于侧壁910处硅主体908的高度920加上顶面916处硅主体908的宽度，加上侧壁912处硅主体908的高度920。通过利用多个耦合在一起的器件(例如被单个栅电极924环绕的多个硅主体908)可以获得更大“宽度”的晶体管。
因为沟道区域950在三个侧面上被栅电极924和栅电介质922所环绕，所以晶体管900可以全耗尽的方式工作。当晶体管900“导通”时，沟道区域950全耗尽，从而提供全耗尽晶体管的有利的电学特征和和性能。另外，当晶体管900“导通”时，形成耗尽区域以及沟道区域950连同沟道区域950表面处的反型层(如在半导体主体908的侧面和顶面上形成的反型层)。反型层具有与源和漏区相同的导电类型并且在源和漏区之间形成导电沟道以使电流在其间流动。三栅晶体管900是非平面晶体管，因为沟道区域在半导体主体908内的水平和垂直方向上形成。耗尽区域耗尽来自反型层下面的自由载流子。耗尽区域伸展至沟道区域950的底部，因此晶体管可以被称为“全耗尽”晶体管。全耗尽晶体管具有比非全耗尽或部分耗尽晶体管改进的电学性能特征。例如，通过以全耗尽方式来操作晶体管900，晶体管900具有理想的或者非常陡的次阈值斜率。可以利用小于80mV/decade并且理想地约为60mV/decade的非常陡的次阈值斜率来制造三栅晶体管，即使是在半导体主体的厚度小于30nm的情况下制造的。另外，在晶体管900是全耗尽的情况下，晶体管900具有改进的漏极引发的势垒降低(DIBL)效应，其为导致更低的泄漏以及因此导致更低的功耗的更好的“截止”状态泄漏作了准备。在本发明的实施例中，三栅晶体管900具有小于100mV/V以及理想地为小于40mV/V的DIBL效应。
因为晶体管900的栅极由于<100>晶面而具有高迁移率特征，所以晶体管900的电学特征甚至优于仅包含具有<100>晶面的顶面的器件。
图10说明了制造依照本发明实施例的非平面器件(如三栅晶体管900)的衬底的示范方法。在一个实施例中，首先提供衬底1002。衬底1002可以是半导体衬底，例如但不限于体硅衬底、单晶硅衬底、较低的单晶硅衬底、多晶硅衬底、砷化镓衬底或其他适当的半导体材料。在一个实施例中，衬底1002包括绝缘层1004，如二氧化硅膜、氮化硅膜或其他适当的电介质膜。绝缘层1004可具有介于大约200-2000埃的厚度。
半导体器件衬底1006被结合到衬底1002。在其中衬底1002包括绝缘层1004的实施例中，器件衬底1006被结合到绝缘层1004处的衬底1002。半导体器件衬底1006是这样的衬底，用该衬底制造三栅晶体管的一个或若干个半导体主体。在一个实施例中，半导体器件衬底1006是高质量硅。在其他实施例中，半导体器件衬底1006可以是其它类型的半导体膜，例如但不限于锗(Ge)、锗化硅合金(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、以及碳纳米管。
在本发明的实施例中，半导体器件衬底1006是本征的(未掺杂的)硅膜。在其他实施例中，半导体器件衬底1006被掺杂成具有介于1x1016-1x1019原子/cm3的浓度水平的p型或n型导电。半导体器件衬底1006可以原位掺杂(如沉积的同时掺杂)或者在它于衬底1002上通过比如离子注入形成之后再掺杂。形成使得PMOS和NMOS三栅器件能够被制造之后的掺杂可以很容易在相同的绝缘衬底上进行。该点处的半导体主体的掺杂水平确定了非平面器件的沟道区域的掺杂水平。在一个实施例中，半导体器件衬底1006包括可以是二氧化硅膜或氮化硅膜或其他任何适当电介质膜的绝缘层1008。绝缘层1008可具有介于大约200埃至大约2000埃的厚度。
半导体器件衬底1006具有近似等于随后形成的所制造三栅晶体管的一个或若干半导体主体所期望的高度的厚度。在本发明的实施例中，半导体器件衬底1006具有小于30纳米以及理想地为小于20纳米的厚度或高度1016。在本发明的实施例中，半导体器件衬底1006具有近似等于制造的三栅晶体管所期望的栅极“长度”的厚度1016。在本发明的实施例中，半导体器件衬底1006具有比将要形成的三栅晶体管的所期望的栅极长度更厚的厚度1016。在本发明的实施例中，针对其设计的栅极长度(Lg)，半导体器件衬底1006具有将使得所制造的三栅晶体管能够以全耗尽方式工作的厚度1016。在器件衬底1006被结合到或形成在衬底1002上之后，形成SOI衬底。三栅器件的半导体主体在器件衬底1006内形成。器件衬底1006被结合到衬底1002以使在器件衬底1006内形成的三栅器件将在所有侧面上具有<100>晶面。
利用任何公知的方法可以将半导体器件衬底1006形成在(或结合到)绝缘层1002上。在一个示范的方法中，衬底1002包括位于<110>晶面位置的切口1010。衬底1002可以是从具有在如前所述的<110>位置处产生的参考切口的锭上切割下来的晶片。在一个实施例中，器件衬底1006包括同样位于<110>晶面位置处的切口1012。与衬底1002类似，器件衬底1006可以是从具有在<110>晶面位置处产生的参考切口的锭上切割下来的晶片。器件衬底1006可以具有比衬底1006更高的质量。在一个实施例中，衬底1002包括绝缘层1004并且器件衬底1006包括绝缘层1008。利用比如SMARTCUT(智能剥离)或键合与回蚀刻SOI(BESOI)这样的方法或其他结合方法在绝缘层处使器件衬底1006和衬底1002结合在一起。在结合在一起之前，器件衬底1006被旋转以使切口1012相对于切口1010偏移45度或-45度。器件衬底1006的晶面结构因此被改变。
在SMARTCUT方法中，(图11)，器件衬底1006可以被氧化以此产生绝缘层1008。衬底1002同样可以被氧化以此产生绝缘层1004。接着使用离子注入将离子注入到达器件衬底106内的预定深度，以此引发器件衬底1006内深入的弱化层的形成。衬底1002和1006接着被清洁并且在绝缘层1004和1008处彼此结合。在结合之前，衬底1002和器件衬底1006彼此偏移大约45度(或-45度)。在一个实施例中，衬底1002和1006彼此对准以使衬底1006的切口1012和衬底1002的切口1010彼此偏移45度。尤其是，衬底1006在被结合到衬底1002时具有相对于衬底1002的切口1010旋转了45度或-45度的切口1012(参见图10)。切口1012相对于切口1010的偏移将如前所讨论的在栅极的所有侧面为三栅提供<100>晶面。分裂接着在离子注入深度处被用来分裂器件衬底1006的一部分。包括绝缘层1008的器件衬底1006的其余部分被迁移(通过结合)至衬底1002。退火和抛光(如化学机械抛光(CMP))可用来完成SOI衬底的形成。具有夹在其间的氧化物层1004和1008的衬底1002和器件衬底1006被称为SOI衬底。在所有侧面上具有<100>晶面结构的三栅器件将在器件衬底1006表面上形成。
在BESOI方法中，(图12)，器件衬底1006可以被氧化以此产生绝缘层1008。衬底1002同样可以被氧化以此产生绝缘层1004。衬底1002和1006被清洁并且在绝缘层1004和1008处彼此结合。在结合之前，衬底1002和器件衬底1006彼此偏移大约45度(或-45度)。在一个实施例中，衬底1002和1006彼此对准以使衬底1006的切口1012和衬底1002的切口1010彼此偏移45度。尤其是，衬底1006在被结合到衬底1002时具有相对于衬底1002的切口1010旋转了45度或-45度的切口1012(参见图10)。切口1012相对于切口1010的偏移将如前所讨论的在栅极的所有侧面为三栅提供<100>晶面。在结合之后，衬底1006被蚀刻并被抛光(图11)以此获得所期望的厚度。退火和抛光(如CMP)可用来完成SOI衬底的形成。在所有侧面上具有<100>晶面结构的三栅器件将在器件衬底1006表面上形成。
在一个实施例中，氧注入隔离(SIMOX)方法用来形成SOI衬底。在这个实施例中，(图13)，提供衬底1300并且氧离子的深层注入(通常为大剂量)在衬底1300内被实施以此形成SOI衬底。衬底1300被退火以此完成SOI衬底的形成。埋入氧化物层1302将在衬底1300内形成。在一个实施例中，衬底1300是单个晶体硅衬底。三栅器件将在位于埋入氧化物层1302上方的硅部分上形成。因此，位于氧化物层1302上方的硅部分实际上是器件衬底1006。在一个实施例中，衬底1300由具有在<110>晶面位置处产生的参考线的锭制成，以使在由锭拼接时，衬底1300具有在<110>晶面位置处产生的参考切口。当被放置到处理工具上时，切口相对于处理工具上的对准点偏移45度或-45度。因此，不是处理其中切口如常规那样被对准的衬底1300(如对准为切口指定的处理工具上的指定位置)，而是旋转衬底1300以使切口在处理期间被偏移。偏移切口将在如上所讨论的栅极的所有侧面上为三栅提供<100>晶面。在备选的实施例中，衬底1300可以由锭1400重新产生(图14A)，其中参考线位于<100>晶面位置。当锭1400被拼接成晶片以此产生衬底1300时，将在<100>晶面位置处产生切口1404。具有<100>切口的衬底1300可利用前面所讨论的SIMOX方法进行处理。在不需要使衬底1300旋转45度或-45度的情况下可以在衬底1300内形成三栅器件，以此产生在所有侧面上具有<100>晶面结构的三栅。
在其他实施例中，不是如图11-12所说明的相对于衬底1002旋转器件衬底1006或者如图13所讨论的重新对准器件衬底1300，而是非平面器件的器件衬底可以制造成以使切口被重新定位。用来形成器件衬底的晶片的切口因此被重新定位到<100>晶面位置。当器件衬底不得不被旋转时，机械旋转将规定器件衬底旋转的可靠性、精度、和/或可重复性。例如，当衬底1006和衬底1002相对于偏移各晶片上的切口彼此偏移45度或-45度时，偏移的精度可能被晶片结合过程或设备的精度所影响。因此，衬底1006相对于衬底1002的机械旋转可规定偏移度数(例如偏移几度)。为了使未对准的可能性降至最小，器件衬底1006或衬底1300可以<100>晶面位置处(与<100>位置相对)的切口来产生。如图14A所说明的，稍后用来形成器件衬底1006或衬底1300的锭1400可以利用在<100>晶面位置处使用X射线衍射产生的参考线1402来形成，其具有比晶片结合过程更精确的机械旋转。当锭1400被拼接以此生成可用来形成衬底1006或1300的多个晶片1406时，每个晶片1406将具有位于<100>晶面位置处的切口1404。
在图14B中，晶片1406被结合到另一个晶片(在一个实施例中为衬底1002)以此产生SOI衬底。晶片1404可包括绝缘层1408并且衬底1002可包括如前所述的绝缘层1004。正如以前，衬底1002包括如前所讨论的在<110>晶面位置处产生的切口1010。然而，晶片1406具有位于<100>晶面位置处的切口1404。如图14B所示，切口1404和1010在处理期间彼此对准。不需要旋转晶片1406以此在处理期间重新对准晶片1406的晶体结构。由于切口1404相对于<100>晶面位置的重新定位，以重新对准晶片1404中的晶面结构，晶片1406将具有45度或-45度的偏移。切口1404相对于<100>晶面的重新定位允许在晶片1406内形成的非平面器件在所有侧面具有高迁移率所期望的<100>晶面。
图15A-15J说明了制造依照本发明实施例的一个或若干个非平面器件1500(如三栅晶体管)的示范方法。在图15A中，提供衬底1502。衬底1502包括半导体衬底1504(如体硅)和绝缘膜1506(如二氧化硅)。在绝缘薄膜1506上，形成器件半导体衬底1508(如单晶硅)。衬底1502和器件衬底1508一起被称为前面所讨论的SOI衬底。在一个实施例中，器件衬底1508具有在<100>晶面位置处产生的切口(图中未示出)，并且衬底1502具有在<110>晶面位置处产生的切口(图中未示出)。切口如前所讨论的那样彼此对准。在备选的实施例中，器件衬底1508和衬底1502都具有在<110>晶面位置处产生的切口。当被结合在一起以此形成SOI衬底时，器件衬底1508被旋转45度(或-45度)以使切口如前所讨论的那样彼此偏移。隔离区域(图中未示出)可以形成到器件衬底1508中，以便于使将要在其中形成的各种不同晶体管彼此隔离。隔离区域可以通过蚀刻掉环绕三栅晶体管的器件衬底1508的若干部分来形成，例如通过公知的光刻和蚀刻技术来形成，并且接着利用绝缘膜(如SiO2)背面填充蚀刻的区域。
接下来，在如图15B所示的器件衬底1508上形成光刻胶掩膜1510。光刻胶掩膜1510包含定义其中器件1500的半导体主体或鳍片1520随后将形成的位置的一个或多个图案1512。光刻胶图案1512定义了随后形成的半导体主体1520所期望的宽度1518。在本发明的实施例中，图案1512定义了具有宽度1518的主体1520，宽度1518等于或大于制造的晶体管的栅极长度(Lg)所期望的宽度。这样，用来制造晶体管的最严格的光刻术约束与栅电极图案形成相关联，并且与半导体主体或鳍片定义无关。在本发明的实施例中，主体1520将具有小于或等于30纳米并且理想地为小于或等于20纳米的宽度1518。在本发明的实施例中，主体1520的图案1512具有近似等于硅主体高度1509的宽度1518。在本发明的实施例中，光刻胶图案1512具有介于半导体主体高度1509的1/2和半导体主体高度1509的两倍之间的宽度1518。
光刻胶掩膜1510还可包括用于定义其中源极接合焊盘1522和漏极接合焊盘1524将要形成的位置的图案1514和1516。接合焊盘可用来将制造的晶体管的各种源区连接在一起以及将制造的晶体管的各种漏区连接在一起。光刻胶掩膜1510可通过公知的光刻技术(包括掩蔽、曝光和显影光刻胶薄膜沉积的覆盖层)来形成。
然后，对准光刻胶掩膜1510对器件衬底1508进行蚀刻，以此形成如图15C所示的一个或多个硅主体或鳍片以及源极和漏极接合焊盘(如果期望的话)。衬底1508被蚀刻直至下面的埋入氧化物层1506被曝光。公知的半导体蚀刻技术(如各向异性等离子体蚀刻或反应离子蚀刻)可用来蚀刻衬底1508。
接下来，光刻胶掩膜1510通过公知的技术(例如通过化学剥离或O2灰化)被除去，以此产生如图15D所示的衬底。
然后，栅电介质层1526在每个半导体主体1520上或周围形成。栅电介质层1526在半导体主体1520的每一个的顶面1527以及侧向相对的侧壁1528和1529上形成。栅电介质可以是沉积的电介质或生长的电介质。在本发明的实施例中，栅电介质层1526是利用干/湿氧化过程生长的二氧化硅电介质膜。在本发明的实施例中，氧化硅膜生长达到介于5-15之间的厚度。在本发明的实施例中，栅电介质膜1526是沉积的电介质，例如但不限于高介电常数膜，如金属氧化物电介质、如五氧化二钽(Ta2O5)和氧化钛(Ti2O)，或其他高K电介质(如PZT)。高介电常数膜可以通过任何公知的技术(例如通过化学汽相淀积(CVD))形成。
接下来，如图15E所示，形成栅电极1530。栅电极1530在栅电介质层1526上形成，所述栅电介质层1526在半导体主体1520的每一个的顶面1527上以及侧壁1528和1529上或毗连侧壁1528和1529而形成。栅电极1530具有与在绝缘衬底1502上形成的底面相对的顶面1532并且具有一对侧向相对的侧壁1534和1536。侧向相对的侧壁1534和1536之间的距离定义了三栅晶体管的栅极长度(Lg)1538。栅电极1530可通过图15D所示的在衬底上沉积适当的栅电极材料的覆盖层形成。栅电极可以形成介于200-9000
Figure G200580021607701D00172
之间的厚度1533(图15F)。在实施例中，栅电极具有至少是半导体主体1520的高度1509的三倍的厚度或高度1533。接着利用公知的光刻术和蚀刻技术将栅电极材料图案化以此由栅电极材料形成栅电极1530。栅电极材料可包含多晶硅、多晶锗硅合金、以及金属(如钨、钽、及其氮化物)。在本发明的实施例中，栅电极1530具有小于或等于30纳米并且理想地为小于或等于20纳米的栅极长度1538。
然后，在半导体主体1520内栅电极1530的相对侧上形成晶体管的源区1540和漏区1542。在本发明的实施例中，源区1540和漏区1542包括尖端或源/漏极扩展区域。源和漏区以及扩展可以通过将掺杂剂1544掺进栅电极1530的两个侧面1534和1536上的半导体主体1520中来形成。如果利用源极和漏极接合焊盘的话，同样可以在此时对它们进行掺杂。对于PMOS三栅晶体管来说，半导体鳍片或主体1520被掺杂成p型导电并且浓度介于1x1020-1x1021原子/cm3之间。对于NMOS三栅晶体管来说，利用成n型导电离子对半导体鳍片或主体1520进行掺杂并且浓度介于1x1020-1x1021原子/cm3之间。在本发明的实施例中，通过离子注入来掺杂硅膜。在本发明的实施例中，离子注入发生在如图15F所示的垂直方向上。当栅电极1530是多晶硅栅电极时，可以在离子注入过程期间对其进行掺杂。栅电极1530充当了掩膜以此防止离子注入步骤掺杂三栅晶体管的沟道区域1548。沟道区域1548是位于栅电极1530下面或被栅电极1530环绕的硅主体1520的部分。如果栅电极1530是金属电极，则电介质硬质掩膜可用来阻挡离子注入过程期间的掺杂。在其他实施例中，其他方法(如固体源扩散)可用来掺杂半导体主体以此形成源极和漏极扩展。
接下来，如果期望的话，图15F所示的衬底可以进一步处理成以形成附加特征，如重掺杂的源极/漏极接触区域、源区和漏区以及栅电极上沉积的硅、和源极/漏极接触区域以及栅电极上硅化物的形成。例如，电介质侧壁隔片1550(图15G)可以在栅电极1530的侧壁上形成；对于某些应用(例如用于形成凸出的源区和漏区的应用)来说，半导体膜1560和1562(图15H)可以在主体1520的曝光表面上形成；额外掺杂可以实施(例如以此形成凸出的源区和漏区)(图15I)；以及难熔金属硅化物1580可以在源区和漏区和/或栅电极1530上形成(图15J)。用于形成这些部件的技术在本领域中是已知的。
虽然已经根据若干实施例对本发明进行了描述，本领域的普通技术人员将会认识到，本发明不限于所描述的实施例。在所附权利要求书的精神和范围内可以对本发明的方法和装置进行修改和变更。本说明因此可认为是说明性的而不是限制性的。
已经公开了示范的实施例，可以对所公开的实施例进行修改和变更同时保持如由所附权利要求书定义的本发明的精神和范围。

Claims (37)

1.一种半导体衬底组件，包含：
第一衬底，具有位于第一衬底上<110>晶面位置处的第一基准定向；以及
第二衬底，在所述第一衬底的顶部形成，所述第二衬底具有位于第二衬底上<100>晶面位置处的第二基准定向，
其中所述第一基准定向与所述第二基准定向对准，以使第二衬底上的<100>晶面位置与第一衬底上的<110>晶面位置对准。
2.如权利要求1所述的半导体衬底组件，还包含：
绝缘层，被设置在所述第一衬底和所述第二衬底之间。
3.如权利要求1所述的半导体衬底组件，其中所述第一基准定向和所述第二基准定向的每一个分别包括在所述第一衬底和所述第二衬底的每一个上形成的切口。
4.如权利要求1所述的半导体衬底组件，其中所述第二衬底为将要在其中形成的非平面器件提供表面，并且其中所述非平面器件具有顶面和侧面，所述顶面和侧面全都具有<100>晶面。
5.如权利要求1所述的半导体衬底组件，其中所述第一衬底还包含第一绝缘层以及所述第二衬底包含第二绝缘层，并且其中所述第一衬底和所述第二衬底在所述第一和第二绝缘层处彼此结合。
6.如权利要求1所述的半导体衬底组件，其中所述第二衬底具有顶部场和多个侧部场，所述顶部场具有<100>晶面，所述多个侧部场各自具有<100>晶面。
7.如权利要求1所述的半导体衬底组件，其中所述第一衬底由选自由体硅、多晶硅、单晶硅和砷化镓组成的组的材料制成。
8.如权利要求1所述的半导体衬底组件，其中所述第二衬底由选自由硅、锗、锗化硅、砷化镓、InSb、GaP、GaSb和碳纳米管组成的组的材料制成。
9.如权利要求1所述的半导体衬底组件，还包含在所述第二衬底内形成的非平面器件，其中所述非平面器件包含，
半导体主体，具有在所述第一衬底上和所述第二衬底内形成的顶面和侧向相对的侧壁，其中所述半导体主体的所述顶面和所述侧向相对的侧壁的每一个具有<100>晶面；
栅电介质，在所述半导体主体的所述顶面和所述侧向相对的侧壁上形成；以及
栅电极，毗连所述栅电介质形成。
10.如权利要求9所述的半导体衬底组件，还包含：
一对源/漏区，在所述栅电极的相对侧的所述半导体主体内形成。
11.一种半导体衬底组件，包含：
第一衬底，具有位于所述第一衬底上<110>晶面位置处的第一基准定向；
第二衬底，在所述第一衬底的顶部上形成，所述第二衬底具有位于所述第二衬底上<110>晶面位置处的第二基准定向，
其中在所述第二基准定向相对于所述第一基准定向偏移大约45度的情况下，所述第二衬底在所述第一衬底上方形成，以使第二衬底上的<100>晶面位置与第一衬底上的<110>晶面位置对准。
12.如权利要求11所述的半导体衬底组件，还包含：
绝缘层，被设置在所述第一衬底和所述第二衬底之间。
13.如权利要求11所述的半导体衬底组件，其中所述第一基准定向和所述第二基准定向的每一个分别包括在所述第一衬底和所述第二衬底的每一个中形成的切口。
14.如权利要求11所述的半导体衬底组件，其中所述第一衬底还包含第一绝缘层以及所述第二衬底包含第二绝缘层，并且其中所述第一衬底和所述第二衬底在所述第一和第二绝缘层处彼此结合。
15.如权利要求11所述的半导体衬底组件，其中所述第二衬底具有顶部场和多个侧部场，所述顶部场具有<100>晶面，所述多个侧部场各自具有<100>晶面。
16.如权利要求11所述的半导体衬底组件，其中所述第一衬底由选自由体硅、多晶硅、单晶硅和砷化镓组成的组的材料制成。
17.如权利要求11所述的半导体衬底组件，其中所述第二衬底由选自由硅、锗、锗化硅、砷化镓、InSb、GaP、GaSb和碳纳米管组成的组的材料制成。
18.如权利要求11所述的半导体衬底组件，还包含在所述第二衬底内形成的非平面器件，其中所述非平面器件包含，
半导体主体，具有在所述第一衬底上和所述第二衬底内形成的顶面和侧向相对的侧壁，其中所述半导体主体的所述顶面和所述侧向相对的侧壁的每一个具有<100>晶面；
栅电介质，在所述半导体主体的所述顶面和所述侧向相对的侧壁上形成；以及
栅电极，毗连所述栅电介质形成。
19.如权利要求18所述的半导体衬底组件，还包含：
一对源/漏区，在所述栅电极的相对侧的所述半导体主体内形成。
20.一种制造半导体衬底组件的方法，所述方法包含：
设置第一衬底，所述第一衬底具有位于第一衬底上<110>晶面位置处的第一基准定向；以及
形成第二衬底，所述第二衬底在所述第一衬底的顶部形成，所述第二衬底具有位于第二衬底上<100>晶面位置处的第二基准定向，
其中所述形成包括使所述第一基准定向与所述第二基准定向对准，以使第二衬底上的<100>晶面位置与第一衬底上的<110>晶面位置对准。
21.如权利要求20所述的制造半导体衬底组件的方法，其中所述第二衬底和所述第一衬底的每一个包括绝缘层，并且其中所述第二衬底和所述第一衬底在所述绝缘层处彼此结合。
22.如权利要求20所述的制造半导体衬底组件的方法，还包含：
在所述第二衬底内形成非平面器件，其中所述非平面器件具有顶面和侧面，所述顶面和侧面全都具有<100>晶面。
23.如权利要求20所述的制造半导体衬底组件的方法，还包含：
在所述第二衬底内形成三栅晶体管，其中所述三栅晶体管包含，
半导体主体，具有顶面和侧向相对的侧壁，其中所述半导体主体的所述顶面和所述侧向相对的侧壁的每一个具有<100>晶面；
栅电介质，在所述半导体主体的所述顶面和所述侧向相对的侧壁上形成；以及
栅电极，毗连所述栅电介质形成。
24.如权利要求20所述的制造半导体衬底组件的方法，其中在所述第一衬底的顶部形成所述第二衬底还包括利用SMARTCUT方法和键合与回蚀刻SOI(BESOI)方法的任何一种将所述第二衬底迁移至所述第一衬底。
25.如权利要求20所述的制造半导体衬底组件的方法，其中在所述第一衬底的顶部形成所述第二衬底还包括：
提供用来形成所述第二衬底的第三衬底，所述第三衬底具有位于所述第三衬底上<100>晶面位置处的第三基准定向；
将离子注入所述第三衬底内的预定深度；
在所述第三基准定向基本上对准所述第一基准定向的情况下使所述第三衬底与所述第一衬底结合；以及
分裂所述第三衬底以此将所述第三衬底的一部分迁移至所述第一衬底，其中所述第三衬底的迁移部分形成所述第二衬底。
26.如权利要求20所述的制造半导体衬底组件的方法，其中在所述第一衬底的顶部形成所述第二衬底还包括：
提供具有绝缘层的第三衬底，所述第三衬底被用来形成所述第二衬底，所述第三衬底具有位于第三衬底上<100>晶面位置处的第三基准定向；
将离子注入所述第三衬底内的预定深度；
在所述第三基准定向基本上对准所述第一基准定向的情况下使所述第三衬底与所述第一衬底结合，其中所述第一衬底还包括绝缘层并且其中在所述绝缘层处所述第三衬底与所述第一衬底结合；以及
分裂所述第三衬底以此将所述第三衬底的一部分迁移至所述第一衬底，其中所述第三衬底的迁移部分形成所述第二衬底。
27.如权利要求20所述的制造半导体衬底组件的方法，其中在所述第一衬底的顶部形成所述第二衬底还包括：
提供用来形成所述第二衬底的第三衬底，所述第三衬底具有位于第三衬底上<100>晶面位置处的第三基准定向；
在所述第三基准定向基本上对准所述第一基准定向的情况下使所述第三衬底与所述第一衬底结合；以及
蚀刻所述第三衬底至预定深度，将所述第三衬底的一部分留在所述第一衬底上，其中所述第三衬底的所述部分形成所述第二衬底。
28.如权利要求20所述的制造半导体衬底组件的方法，其中在所述第一衬底的顶部形成所述第二衬底还包括：
提供具有绝缘层的第三衬底，所述第三衬底被用来形成所述第二衬底，所述第三衬底具有位于第三衬底上<100>晶面位置处的第三基准定向；
在所述第三基准定向基本上对准所述第一基准定向的情况下使所述第三衬底与所述第一衬底结合，其中所述第一衬底还包括绝缘层并且其中在所述绝缘层处所述第三衬底与所述第一衬底结合；以及
蚀刻所述第三衬底至预定深度，将所述第三衬底的一部分留在所述第一衬底上，其中所述第三衬底的所述部分形成所述第二衬底。
29.一种制造半导体衬底组件的方法，所述方法包含：
提供第一衬底，所述第一衬底具有位于第一衬底上<110>晶面位置处的第一基准定向；
形成第二衬底，所述第二衬底在所述第一衬底的顶部上形成，所述第二衬底具有位于第二衬底上<110>晶面位置处的第二基准定向，
其中所述形成包括在所述第二基准定向相对于所述第一基准定向偏移大约45度的情况下在所述第一衬底上方形成所述第二衬底，以使第二衬底上的<100>晶面位置与第一衬底上的<110>晶面位置对准。
30.如权利要求29所述的制造半导体衬底组件的方法，其中所述第二衬底和所述第一衬底的每一个包括绝缘层并且其中所述第二衬底和所述第一衬底在所述绝缘层处彼此结合。
31.如权利要求29所述的制造半导体衬底组件的方法，还包含：
在所述第二衬底内形成非平面器件，其中所述非平面器件具有顶面和侧面，所述顶面和侧面全都具有<100>晶面。
32.如权利要求29所述的制造半导体衬底组件的方法，还包含：
在所述第二衬底内形成三栅晶体管，其中所述三栅晶体管包含，
半导体主体，具有顶面和侧向相对的侧壁，其中所述半导体主体的所述顶面和所述侧向相对的侧壁的每一个具有<100>晶面；
栅电介质，在所述半导体主体的所述顶面和所述侧向相对的侧壁上形成；以及
栅电极，毗连所述栅电介质形成。
33.如权利要求29所述的制造半导体衬底组件的方法，其中在所述第一衬底的顶部形成所述第二衬底还包括利用SMARTCUT方法和键合与回蚀刻SOI(BESOI)方法的任何一种将所述第二衬底迁移至所述第一衬底。
34.如权利要求29所述的制造半导体衬底组件的方法，其中在所述第一衬底的顶部形成所述第二衬底还包括：
提供用来形成所述第二衬底的第三衬底，所述第三衬底具有位于第三衬底上<110>晶面位置处的第三基准定向；
将离子注入所述第三衬底内的预定深度；
在所述第三基准定向相对于所述第一基准定向基本上偏移大约45度的情况下使所述第三衬底与所述第一衬底结合；以及
分裂所述第三衬底以此将所述第三衬底的一部分迁移至所述第一衬底，其中所述第三衬底的迁移部分形成所述第二衬底。
35.如权利要求29所述的制造半导体衬底组件的方法，其中在所述第一衬底的顶部形成所述第二衬底还包括：
提供具有绝缘层的第三衬底，所述第三衬底被用来形成所述第二衬底，所述第三衬底具有位于第三衬底上<110>晶面位置处的第三基准定向；
将离子注入所述第三衬底内的预定深度；
在所述第三基准定向相对于所述第一基准定向基本上偏移大约45度的情况下使所述第三衬底与所述第一衬底结合，其中所述第一衬底还包括绝缘层并且其中在所述绝缘层处所述第三衬底与所述第一衬底结合；以及
分裂所述第三衬底以此将所述第三衬底的一部分迁移至所述第一衬底，其中所述第三衬底的迁移部分形成所述第二衬底。
36.如权利要求29所述的制造半导体衬底组件的方法，其中在所述第一衬底的顶部形成所述第二衬底还包括：
提供用来形成所述第二衬底的第三衬底，所述第三衬底具有位于第三衬底上<110>晶面位置处的第三基准定向；
在所述第三基准定向相对于所述第一基准定向基本上偏移大约45度的情况下使所述第三衬底与所述第一衬底结合；以及
蚀刻所述第三衬底至预定深度，将所述第三衬底的一部分留在所述第一衬底上，其中所述第三衬底的所述部分形成所述第二衬底。
37.如权利要求29所述的制造半导体衬底组件的方法，其中在所述第一衬底的顶部形成所述第二衬底还包括：
提供具有绝缘层的第三衬底，所述第三衬底被用来形成所述第二衬底，所述第三衬底具有位于第三衬底上<110>晶面位置处的第三基准定向；
在所述第三基准定向相对于所述第一基准定向基本上偏移大约45度的情况下使所述第三衬底与所述第一衬底结合，其中所述第一衬底还包括绝缘层并且其中在所述绝缘层处所述第三衬底与所述第一衬底结合；以及
蚀刻所述第三衬底至预定深度，将所述第三衬底的一部分留在所述第一衬底上，其中所述第三衬底的所述部分形成所述第二衬底。
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