CN1961413A - 形成半导体布线和最终器件的方法 - Google Patents

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Abstract

公开了用于由硅或其他半导体材料形成布线的方法。还公开了包括这种半导体布线的各种装置。根据一个实施例，布线与下面的衬底分隔开，并且布线在第一端部和相对的第二端部之间延伸，第一和第二端部中的每一个都贴附于衬底。介绍并要求保护其他实施例。

Description

形成半导体布线和最终器件的方法
相关申请
本申请涉及2004年6月28日提交的题为“形成半导体布线和最终器件的方法(Methods for Forming Semiconductor Wires andResulting Devices)”、序列号为no.10/879,765的美国专利申请。
发明领域
本发明一般地涉及集成电路器件的制造，并且更具体地，涉及以硅或其他半导体材料来形成布线。
发明背景
现代微处理器可能包括形成在半导体管芯上的几百万个晶体管和其他电路元件(例如，电阻器、电容器、二极管，等等)。晶体管可以用于在处理器件上形成逻辑电路和存储电路(例如，SRAM或DRAM)。在未来几代处理器以及其他集成电路器件中，可以预期的是晶体管的数量将持续增加。然而，与此同时，需要减小管芯尺寸。因此，半导体制造商可能会面临在更小的半导体“占地面积(footprint)”上制造越来越多数量的晶体管的问题。在减小管芯尺寸的同时增加晶体管数量的一种途径是缩小晶体管自身的尺寸。然而，由于制造者减小了晶体管的特征尺寸，因此最终可能将超出常规光刻的能力。
附图说明
图1是说明由硅或其他半导体材料形成布线的方法实施例的框图；
图2A-2B是说明图1所示的方法实施例的示意图；
图3A-3C是说明图1所示的方法实施例的示意图；
图4A-4C是说明图1所示的方法实施例的示意图；
图5A-5C是说明图1所示的方法实施例的示意图；
图6A-6D是说明图1所示的方法实施例的示意图；
图7A-7D是说明图1所示的方法实施例的示意图；
图8A-8D是说明图1所示的方法实施例的示意图；
图9A-9D是说明图1所示的方法实施例的示意图；
图10A-10D是说明图1所示的方法实施例的示意图；
图11A-11D是说明图1所示的方法实施例的示意图；
图12A-12D是说明图1所示的方法实施例的示意图；
图13A-13D是说明图1所示的方法实施例的示意图；
图14A-14D是说明图1所示的方法实施例的示意图；
图15A-15D是说明图1所示的方法实施例的示意图；
图16A-16D是说明图1所示的方法实施例的示意图；
图17A-17D是说明图1所示的方法实施例的示意图；
图18A是说明包括根据一个或更多公开的实施例形成的布线的晶体管的实施例的示意图；
图18B是说明包括根据一个或更多公开的实施例形成的布线的晶体管的另一实施例的示意图；
图19A-19C是说明包括根据一个或更多公开的实施例形成的布线的存储器件的实施例的示意图；
图20是说明由硅或其他半导体材料形成布线的方法的另一实施例的框图；
图21是说明其上可以形成公开的实施例中任意一种的布线的半导体晶片的实施例的示意图；
图22是说明计算机系统的实施例的示意图，该系统可以包括具有根据一个或更多公开的实施例形成的电路元件的部件；
图23是说明处理装置的实施例的示意图，该器件可以包括根据一个或更多公开的实施例形成的电路。
发明详述
这里公开的是以硅形成布线的方法的各种实施例，以及包括这种硅布线的晶体管器件。在一个实施例中，根据一个或更多公开的实施例形成的布线具有约50nm或更小的直径(或其他最小宽度尺寸)(例如，“纳米线”)。然而，应当理解，所公开的方法不限于形成硅布线，并且所公开的方法可以用于以其他半导体材料制造布线。应当进一步理解到，所公开的实施例不限于形成“纳米线”器件，并且根据所公开的实施例可以形成任何尺度的布线(例如，直径大于50nm)。此外，应当理解，所公开的布线不限于应用于形成晶体管，并且在其他实施例中所公开的布线可以应用于其他电路元件或器件中。
图1示出了由硅或其他半导体材料形成布线的方法的实施例。以示例方式，在图2A至18B的示意图中进一步示出了图1的方法。如下文中所述，应当参考图2A至18B中的每一幅图。
首先参考图2A和2B，其示出了衬底200。在图2A中示出了衬底的平面图，且在图2B中示出了衬底沿图2A中的线B-B的截面图。在一个实施例中，衬底200包括半导体材料基层210、覆盖基层210的绝缘材料层220和覆盖绝缘层220的半导体材料层230。在一个实施例中，衬底200包括其上将形成许多集成电路(IC)器件的晶片。在一个实施例中，半导体层230包括硅，且绝缘层220包括二氧化硅(SiO2)。在另一实施例中，基层210也包括硅。在一个实施例中，衬底200包括绝缘体上硅(SOI)晶片。为了便于解释，在下面的描述中，假定半导体层230包括硅，且进一步假定将由硅来形成布线。然而，应当理解，所公开的实施例不限于使用硅，并且，衬底200和所公开的布线可以包括其他半导体材料(例如，碳化硅)。
现在转到图1，特别是块105，对衬底上的硅层进行构图。这在图3A至3C中示出，其中已经将衬底200上的硅层230构图成期望的形状。在图3A中示出了衬底和构图过的硅层的平面图，而图3B和3C分别示出了衬底和构图过的硅层沿图3A的线B-B和C-C的截面图(注意，在图4至17的图A、B和C之间存在相同的关系)。在一个实施例中，如图所示，已经对硅层230进行构图以形成硅本体331。根据一个实施例，如图所示，硅本体包括大致为长方体形状的结构，其长度大于该结构的宽度和高度。然而，应当理解硅本体可以具有任何合适的形状和构造。
可以利用任何合适的光刻和蚀刻工艺来对硅层230进行构图。在一个实施例中，如图3C所示，在光刻期间，将在硅层230的上表面上淀积掩模层302，并且将阻挡层304设置在掩模层302和硅层230之间。可以包括氧化物材料(例如，SiO2)的阻挡层304防止掩模层302(例如SiN)扩散到下面的硅层230中，并且该阻挡层304还可以用于减轻掩模层和下面的硅层之间的应力。在除去掩模层302之后，除去阻挡层304。在一个实施例中，该阻挡层304包括通过蚀刻工艺除去的氧化物材料。在蚀刻氧化物阻挡层304期间，也除去绝缘层220的一部分，这可能导致硅本体331下面的局部钻蚀(undercut)区域424，如图4A-4C所示(其示出了除去掩模和阻挡层后的衬底200和硅本体331)。如图4C所示，在局部钻蚀蚀刻之后，绝缘层220的部分427保持与硅本体331接触，并使本体贴附于衬底。
如图1的块110所述，在硅本体上淀积牺牲材料层。这在图5A至5C中示出，其示出了已经形成在硅本体331的一部分上的牺牲材料层540。在将要形成晶体管器件的一个实施例中，牺牲层540覆盖硅本体331的与栅极相对应的区域。可以采用任何合适的工艺或工艺的组合来淀积牺牲层540。根据一个实施例，如图5A-5C所示，在淀积牺牲材料的覆盖(blanket)层之后进行光刻和随后的蚀刻以便制造覆盖硅本体331的一部分的牺牲层540。可以采用任何合适的覆盖淀积技术来形成牺牲层，包括化学气相淀积(CVD)、物理气相淀积(PVD)，等等。牺牲层540可以包括任何合适的材料，且在一个实施例中，牺牲材料包括多晶硅。
参考块115，在衬底上淀积掩模层，并随后进行平坦化。这在图6A至6D中示出，其中图6D示出了衬底沿图6A的线D-D的截面图(在图7至14的图A和D之间存在类似的关系)。如这些图所示，已经在部分衬底200(例如，未在牺牲层540下面的那些部分)上淀积了掩模层650。更具体地，牺牲层540覆盖硅本体331的内部区域632，而掩模层650覆盖硅本体331的相对的外部区域633a、633b。
可以使用任何合适的淀积技术来淀积掩模层650(例如，CVD、PVD等)。并且，可以使用例如化学-机械抛光(或CMP)等任何合适的平坦化工艺来使掩模层650(和牺牲层540)平坦化。掩模层650可以包括任何合适的材料，并且在一个实施例中，掩模层650包括氮化硅(SiN)。而且，根据一个实施例，在淀积掩模层650之前，可以在硅本体331中的将位于掩模层650下面的那些部分上形成阻挡层(未在图中示出)(在另一实施例中，可以在淀积牺牲层540之前在硅本体上形成阻挡层)。该阻挡层(例如，诸如SiO2的氧化物材料)将抑制掩模材料(例如，SiN)到硅本体331中的扩散。
如块120所述，将牺牲层120除去。这在图7A至7D中示出，其中已经除去了牺牲层540，以便形成延伸穿过掩模层650并向下到达下面的绝缘层220的沟槽743。在沟槽743中暴露出硅本体331的内部区域632中的至少一部分(或全部)。可以使用任何合适的工艺来除去牺牲层540。例如，可以通过使用包括氢氧化钾(KOH)的溶液的蚀刻工艺来除去该牺牲材料。
应当理解，可以不从其上形成所公开的布线(或多条布线)的晶片(或管芯)的所有部分除去可以包括多晶硅的牺牲层。虽然，根据一些实施例，除去牺牲材料以形成暴露硅本体331的内部区域632的沟槽743，但该牺牲材料层可以形成也在晶片(或管芯)上制造的其他器件的一部分。例如，当牺牲材料是多晶硅时，多晶硅层(其在一些实施例中是牺牲材料540)可以包括用于其他晶体管器件的栅极材料，并且可以不从形成这些其他器件的晶片区域去除该多晶硅材料。为了保护需要牺牲材料(例如，多晶硅)的晶片的这些区域上的牺牲材料层，可以在平坦化(参见块115)之后淀积钝化层(例如，诸如SiO2的氧化物材料)。然后将该钝化层部分地去除以“打开”将形成所公开的半导体布线处的晶片(或管芯)区域。然后可以在随后的平坦化步骤(参见块150)除去钝化层的剩余部分。
在图5A至7D中，通过首先在淀积牺牲材料之后淀积掩模层，然后除去该牺牲材料以形成沟槽(如块120所述)，从而在掩模层650中形成了沟槽743。然而，在另一实施例中，通过淀积掩模材料(例如，SiN)的覆盖层，然后通过随后构图(例如，使用负光刻胶)并且蚀刻掩模层形成沟槽，从而形成具有沟槽743的掩模层。在本实施例中，可以不淀积牺牲层540(参见块110)。
在一个实施例中，如块125所述，在形成暴露出硅本体331的内部区域632的沟槽743之后，进行氧化。这在图8A至8D中示出，其示出了已经形成在硅本体331的露出的内部区域632上的氧化物层835(例如，SiO2)。在一个实施例中，通过热氧化硅本体331来形成氧化物层835，其中本体的内部区域保持未氧化。在其中利用热氧化来形成氧化物层835的一个实施例中，生长的氧化物(例如，SiO2)的体积与氧化工艺期间消耗的本体331(例如，Si)的体积之比可以约为2比1。在一个实施例中，围绕硅本体331的未氧化核的氧化物层835的厚度(t)约为下绝缘层220与本体331接触的部分的宽度(w)的一半(参见图8C)。
现在参考图1中的块130，去除氧化物层并进行钻蚀，以便将硅本体的一部分与下面的衬底分开。这在图9A至9D中示出，其中已经从硅本体331去除了氧化物层835，以形成具有减小尺寸的内部区域932。内部区域932在相对的外部区域633a、633b(其位于掩模层650之下)之间延伸，且通过形成于衬底的绝缘层220中的钻蚀区域928使内部区域932与衬底200分开(并悬在其上)。钻蚀区域928是通过把在去除氧化物层835(例如，SiO2)期间生成的绝缘层220(例如，SiO2)加以去除而形成的。在一个实施例中，其中氧化物层835的厚度(t)与下绝缘层220(接触硅本体331的部分)的宽度(w)之比至少为2比1，当基本上将氧化物层835去除时，应当在本体331的未氧化部分(即，内部区域932)和下绝缘层220之间发生分离。可以采用任何合适的工艺来去除氧化物，例如化学蚀刻工艺。在其中本体331由硅形成的一个实施例中，可以使用包括氢氟酸(HF)的溶液去除氧化物。通常，为了去除氧化物，可以使用去除氧化物层835(和绝缘层220)而不去除未氧化的硅(和掩模层650)、或者以比硅(和掩模层650)的去除速率大得多的速率去除氧化物层(和绝缘层)的任何工艺。
下面参考块135，进行进一步氧化。这在图10A至10D中示出，其中已经进一步氧化了硅本体331的内部区域932，以形成氧化物层1035。可以使用任何合适的氧化工艺(例如，热氧化)来形成氧化物层1035。并且，在利用热氧化来形成氧化物层1035时，生长的氧化物(例如，SiO2)的体积与氧化期间所消耗材料(例如，Si)的体积之比可以约为2比1。
应当注意，氧化工艺(例如，块125和/或135)可能比常规光刻工艺易受更大程度控制的影响。例如，通过光刻可以实现的分辨率为5nm的量级。相反，在氧化工艺期间可以实现几埃(例如，9埃)数量级的分辨率。因此，可以形成具有比通过光刻提供的更小尺寸和特征的布线。此外，布线可以形成在晶片或其他衬底上的特定位置。
如块140所述，去除氧化物。这在图11A至11D中示出，其中已经去除了氧化物层1035，以形成具有进一步减小尺寸的内部区域1132。并且，在氧化物去除工艺期间去除了下绝缘层220的其余部分，以形成扩展的钻蚀区域1128。内部区域1132在相对的外部区域633a、633b(其位于掩模层650之下)之间延伸，并且通过钻蚀区域1128使内部区域1132与衬底200分开(并悬在其上)。注意，外部区域633a、633b在区域1139a、1139b处与下绝缘层220保持接触并贴附于此。可以采用任何合适的工艺(例如，使用HF的化学蚀刻工艺)来去除氧化物。并且，为了去除氧化物，可以使用去除氧化物层1035(和绝缘层220)而不去除未氧化的硅(和掩模层650)、或者以比硅(和掩模层650)的去除速率大得多的速率去除氧化物层(和绝缘层)的任何工艺。
如果要形成晶体管，则可以将栅绝缘材料层和栅电极材料层淀积在硅本体露出的内部区域上，如块145所述。这在图12A至12D中示出，其示出了已经淀积在硅本体露出的内部区域1132上的栅绝缘层1265，并且进一步示出已经淀积在栅绝缘层1265上和露出的内部区域1132周围的栅电极层1260。可以采用任何合适的淀积技术(例如，热氧化、CVD、PVD等)来淀积栅绝缘材料1265，并且可以采用任何合适的淀积技术(例如，CVD、PVD等)来淀积栅电极材料1260。栅绝缘层1265可以包括任何合适的绝缘材料，并且在一个实施例中，栅绝缘层包括SiO2。在一个实施例中，栅绝缘层1265具有约1nm或更小的厚度。栅电极层1260可以包括任何合适的导电材料，并且在一个实施例中，栅电极层包括多晶硅。在另一实施例中，栅电极层1260可以包括金属材料(而栅绝缘层可以包括高k介电材料)。
在一个实施例中，在淀积栅绝缘和栅电极材料之前，可以对硅本体的内部区域1132进行掺杂工艺。对于晶体管来说，这种与沟道区自对准的掺杂可以改善短沟道效应。内部区域1132可以掺杂有任何合适的元素或材料，例如硼(例如，对于NMOS器件)或砷(例如，对于PMOS器件)。并且，可以采用任何合适的掺杂技术来掺杂硅本体的内部区域1132，包括固相扩散或等离子体相扩散。
在淀积栅绝缘和栅电极材料之后(并且，也许在掺杂之后)，进行平坦化，如块150所述。可以利用任何合适的平坦化工艺(例如，CMP)，以使栅电极材料1260和/或掩模层650平坦化。在图12A-12D中还示出了平坦化之后的结果。并且，如上所述，可以淀积钝化层(例如，氧化物材料)以保护晶片(或管芯)上的将不去除牺牲材料(例如，多晶硅)的那些区域，并且可以通过这种平坦化工艺将该钝化层从这些区域去除。
参考块155，然后去除掩模层。这在图13A至13D中示出，其中已经去除了掩模层650。可以采用任何合适的工艺去除掩模层650。例如，当掩模层650包括SiN时，可以通过使用包括磷酸的溶液的化学蚀刻工艺来去除掩模层。通常，为了去除掩模，可以使用去除掩模层650而不去除硅本体331、栅电极材料1260和下绝缘层220(和栅绝缘层1265)、或者以比这些其他材料大得多的速率去除掩模层的任何工艺。
在可选实施例中，在去除第二氧化物层(参见块140)之后，在衬底上淀积绝缘层，如块165所述。这在图14A至14D中示出，其中(在如块140所述和如图11A-11D所示的去除第二氧化物层之后)已经在衬底200上淀积了绝缘材料层1470。绝缘层1470向下延伸到掩模层650中的沟槽中并基本上填充钻蚀区域1128。在一个实施例中，绝缘层1470包括氧化物材料(例如，SiO2)；然而，应当理解可以使用任何其他合适的绝缘材料。可以采用任何合适的淀积技术来淀积绝缘层1470，例如CVD、PVD，等等。
参考块170，然后在绝缘层中形成沟槽。这在图15A至15D中示出，其示出了已经形成在绝缘层1470中的沟槽1573。沟槽1573露出了硅本体331的大部分内部区域1132；然而，如图15B所示，绝缘层1470中的一部分仍保留在钻蚀区域1128中和硅本体的内部区域1132周围。可以利用任何合适的工艺来形成沟槽1573，例如蚀刻工艺(利用掩模层650用作形成沟槽1573的掩模)。注意，对于晶体管应用来说，用绝缘材料1470填充在钻蚀区域中(如图15B所示)可以减小栅电容。对于一些应用来说(例如，逻辑器件)，期望减小栅电容，而对于其他应用来说(例如，存储器件)，用栅电极材料填充整个钻蚀区域(参见图13B)而导致的增大的电容是可以接受的。
如块175所述，如果要形成晶体管，则可以在硅本体露出的内部区域上淀积栅绝缘材料层和栅电极材料层。这在图16A至16D中示出，其中已经在硅本体露出的内部区域1132上淀积了栅绝缘层1665，并在栅绝缘层1665上和露出的内部区域1132周围淀积了栅电极层1660。可以采用任何合适的淀积技术(例如，热氧化、CVD、PVD等)来淀积栅绝缘材料1265，并且可以使用任何合适的淀积技术(例如，CVD、PVD等)来淀积栅电极材料1260。栅绝缘层1265可以包括任何合适的绝缘材料，并且在一个实施例中，栅绝缘层包括SiO2。在一个实施例中，栅绝缘层1265具有约1nm或更小的厚度。栅电极层1660可以包括任何合适的导电材料，并且在一个实施例中，栅电极层包括多晶硅。如前所述，根据另一实施例，栅电极层可以包括金属材料(并且栅绝缘层可以包括高k介电材料)。并且，如前所述，在淀积栅绝缘和栅电极材料之前(也许，在淀积绝缘层1470之前)，可以对半导体本体的内部区域1132进行掺杂工艺。
如块150所述，然后进行平坦化，其也在图16A-16D中示出。参考图17A至17B，已经去除了掩模层650，如块155所述。掩模层的平坦化和去除(参见块150、155)如前所述。
对于上述任一实施例来说，保留了最初的硅本体331的减小的内部区域1132。内部区域1132形成在第一端部区域(例如，硅本体331的第一外部区域633a)和相对的第二端部区域(例如，硅本体的第二外部区域633b)之间延伸的“布线”，并且该布线比端部区域相对更窄(在宽度或直径方面)。而且，内部区域或布线1132与下面的衬底分隔开并设置在其上面。因此，在一个实施例中，形成了在相对端部之间延伸的自立式(free-standing)布线，其中相对端部贴附于下面的衬底。在一个实施例中，该自立式布线包括最小宽度尺寸约为50nm或更小的“纳米线”，其特征尺寸可能超过了一些常规光刻工艺所能达到的。
图13A-13D中所示的结构以及图17A-17D所示的结构，其每一个都可以用于形成电子器件，例如晶体管。因此，现在参考块160，然后可以形成任何其他结构。例如，如图18A所示，可以由图13A-13D所示的结构形成晶体管1800a。在硅本体331的第一外部区域633a中形成源区(例如通过进行离子注入，等等)，并且在该本体的相对的第二外部区域633b中形成漏区，且减小的内部区域1132在该源和漏区之间提供沟道区(而且，在淀积栅绝缘和栅电极材料之前可以对该沟道区进行掺杂)。在栅电极1260周围形成绝缘隔离物1880a、1880b(例如，SiN)。第一接触1890a延伸通过介电层1897并且向下到达硅本体331的第一外部区域633a，该第一接触形成与源区的电接触。类似地，第二接触1890b延伸通过介电层1897并且向下到达硅本体的第二外部区域633b，该第二接触形成与漏区的电接触。接触1890a、1890b可以包括任何合适的导电材料(例如，铜)。应当理解，可以利用其他方案(例如，自对准接触)来形成与晶体管的电连接。
通过其他例子，如图18B所示，可以由图17A-17D所示的结构形成晶体管1800b。在硅本体331的第一外部区域633a中形成源区(例如通过进行离子注入，等等)，并且在该本体的相对第二外部区域633b中形成漏区，且减小的内部区域1132在该源和漏区之间提供沟道区。在栅电极1660周围形成绝缘隔离物1880a、1880b(例如，SiN)，且第一和第二接触1890a、1890b分别延伸通过介电层1897向下到达硅本体331的第一外部区域633a和第二外部区域633b。第一接触1890a形成与源区的电接触，且第二接触1890b形成与漏区的电接触。接触1890a、1890b可以包括任何合适的导电材料(例如，铜)。而且，应当理解，可以利用其他方案(例如，自对准接触)来形成与晶体管的电连接。
对于上述实施例来说，进行了两个氧化步骤(参见图1中的块125和135)来制造硅布线。然而，在另一实施例中，使用一个氧化步骤形成布线。通过示例，如图1中的虚线191所示，省去第一氧化工艺125。在去除牺牲层之后，进行蚀刻工艺(参见块130)以形成将硅本体331的露出部分与下面的衬底200分开的钻蚀区域，然后进行氧化(参见块135)以减小硅本体露出部分的尺寸。通过进一步的示例，如图1中的虚线192所示，在氧化(参见块125)和氧化物去除(参见块130)之后，硅本体的露出部分与下面的衬底200分开并且还减小了尺寸，并且该工艺继续淀积栅绝缘和栅电极材料(参见块145)。
根据上述任何实施例形成的布线可以用于各种不同电子器件或电路元件的制造中。在一个实施例中，如前所述，根据所公开的实施例形成的布线可以用于制造晶体管。在一个实施例中，这种晶体管可以用于制造逻辑器件或电路。在又一实施例中，这种晶体管可以用于制造存储器件或电路-例如DRAM存储器或SRAM存储器-并且在图19A至19C和所附下文中介绍了利用一个或更多公开的实施例的DRAM存储器的实施例。
现在转到图19A至19C，其示出的是DRAM存储器阵列1900的实施例。图19A示出了DRAM阵列的示意性平面图，而图19B和19C分别示出了该阵列的一个单元沿图19A的线B-B和线C-C的截面图。应当理解，虽然图19A仅示出了两个存储单元，但这种存储阵列可以包括任意数量的存储单元(例如，千兆位存储器)。因此，应当理解，图19A-19C是为了帮助理解所公开的实施例而描绘了简化的示例，且不应当从这些图中引出不必要的限制。
参考图19A，存储器阵列1900包括两个存储单元1905a和1905b。每个存储单元包括具有在第一端部633a和相对的第二端部633b之间延伸的布线1132的晶体管。可以根据一个或更多前述实施例形成布线1132。在单元1905a和1905b的每一个中，在第一端部633a中已经形成源区，并且在相对的第二端部633b中已经形成漏区。此外，这两个相邻的单元1905a和1905b共享漏区633a。
存储器阵列1900包括许多字线，其包括字线1902a和1903b。字线1902a、1902b中的每一个包括一个(或更多)存储单元的晶体管的栅电极。例如，字线1902a包括存储单元1905a的栅电极(可能的话，包括同一行中多个其他存储单元的栅电极)。字线1902a、1902b(以及栅电极)进一步在图19B和19C中示出，其示出了存储单元1905b的截面图(注意，图19B和19C中的每一个都部分地与图18A所示的结构相似)。如这些图所示，字线1902b包括晶体管的栅电极，并且该栅电极环绕(wrap)沟道区1132，如上所述。
存储器阵列1900还包括许多位线(例如，导电轨迹)，其包括位线1901。每个单元1905a、1905b的漏区633b连接到位线1901。例如，接触1907(例如导电通路)将单元1905a、1905b的共享漏区连接到位线1901。注意，其他列的存储单元可以沿其他位线设置。存储单元到位线1901的连接在图19C中进一步示出，其示出了位线1901到单元1905b的漏区633b的连接。位线1901通过接触1890b和导电通路1907连接到该漏区633b，该导电通路1907延伸通过介电层1922。
每个存储单元1905a、1905b包括存储节点电容器(例如，单元1905a包括电容器1908a，且单元1905b包括电容器1908b)。每个单元1905a、1905b的存储节点电容器1908a、1908b分别与该单元的晶体管的源区633a连接，如图19A所示。这进一步在图19B中示出，其示出了与单元1905b的源区633a连接的该单元的电容器1908b。电容器1908b通过接触1890a与该源区连接(并通过介电层1921与相邻单元隔离)。存储节点电容器1908a、1908b可以包括任何合适类型的电容器，例如MIM(金属-绝缘体-金属)电容器或沟槽电容器。
对于DRAM应用来说，所公开的实施例可以提供许多有利特点。以自对准方式形成了栅电极和减小的沟道区，并且这种自对准可以使制造器件所需的硅面积最小化(例如，通过使所需的栅极长度最小化)。然而，虽然也使器件的栅极长度最小，但这种自对准有助于使栅极长度与沟道区直径的比率最大化，这可以减小晶体管漏电并降低栅电容。如读者意识到的，存储单元中更高的晶体管漏电可以缩短单元电容器的保持时间，并且由于使存储器件按比例缩小，因此这种漏电可能使更大的存储电容器成为必需(甚至可能在更小的半导体占地面积上)。因此，由所公开的实施例提供的减小的晶体管漏电可以帮助存储器件的按比例缩放。此外，通过减小栅极长度，可以改善器件的结构特性。
虽然图19A至19C示出了将所公开的实施例应用于DRAM器件，但是应当理解，所公开的实施例可以应用于其他类型的存储器。例如，任一个所公开的实施例可以应用于SRAM器件。注意，对于SRAM器件来说，可以通过改变沟道区(例如，内部区域1132)的缩小量来调整通路门(pass-gate)晶体管和下拉晶体管之间的相对晶体管强度(例如，漏极电流)，而不影响存储单元面积。
现在转到图20，其示出了由硅或其他半导体材料形成布线的方法的另一实施例。参考块2010，半导体本体的一部分与下面的衬底分开；然而，本体的其他区域仍然保持贴附于衬底。可以使用任何合适的工艺将半导体本体的一部分与衬底分开。例如，可以去除半导体本体下面的衬底区域和/或氧化半导体本体(参见块2020)以形成氧化层，钻蚀该氧化层以使半导体本体的其余未氧化的部分与衬底分开。如块2020所述，氧化半导体本体的分离部分(例如，通过热氧化)。然后去除氧化物，以形成在下面的衬底之上隔开且在半导体本体贴附于衬底的区域之间延伸的布线，如块2030所述。可以采用任何合适的工艺(例如，蚀刻)来去除氧化物。如上所述，氧化和氧化物去除工艺本身可能就会导致半导体本体的一部分与下面的衬底分离(例如，块2010所示的操作可以是块2020和2030中进行的操作的结果)。参考块2040，然后可以形成任何其他结构(例如，制造晶体管)。在一个实施例中，半导体材料包括硅，且在另一实施例中，衬底包括SOI晶片。
在上述实施例(参见图1和20)中，可以通过热氧化(或其他氧化工艺)来减小半导体本体以形成布线。然而，应当理解，所公开的实施例不限于使用氧化工艺进行这种减小。相反，在其他实施例中，可以使用例如蚀刻等进行减小的可选方式来代替氧化(或者与其组合)。
虽然分别在图13A-13D和17A-17D的每一个结构中示出了单个布线1132，但应当理解，实际上，可以在晶片级进行所公开的实施例并且可以在单个晶片上形成数百百万的这种布线(以及最终的器件，例如晶体管)。例如，参考图21，其示出了晶片2100的平面图。晶片2100包括其上已经形成用于许多管芯2190的集成电路的衬底2105(例如，Si、SOI，等等)，并且晶片2100最后被切成这些独立的管芯2190。在单片化之前，可以在晶片2100上为每个管芯2190形成数百万个所述公开的布线结构(以及最终的晶体管)。
参考图22，其示出了计算机系统2200的实施例。计算机系统2200包括连接了各种部件的总线2205。总线2205用来表示一种或多种总线的集合-例如，系统总线、外围部件接口(PCI)总线、小型计算机系统接口(SCSI)总线，等等-其将系统2200的部件互连起来。为了便于理解而将这些总线表示为单个总线2205，并且应当理解系统2200不限于此。本领域普通技术人员将意识到，计算机系统2200可以具有任何合适的总线结构并且可以包括任何数量和组合的总线。
与总线2205连接的是处理装置(或多个处理装置)2300。处理装置2300可以包括任何合适的处理装置或系统，包括微处理器、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或类似装置。应当理解，虽然图21示出了单个处理装置2300，但计算机系统2200可以包括两个或更多处理装置。处理装置2300的实施例在图23中示出，在下面对该图23进行说明。
计算机系统2200还包括与总线2205连接的系统存储器2210，例如，该系统存储器2210包括任何合适类型和数量的存储器，例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、同步DRAM(SDRAM)或双数据速率DRAM(DDRDRAM)。在计算机系统2200操作期间，可以在系统存储器2210中驻留操作系统和其他应用程序。
计算机系统2200还可以包括与总线2205连接的只读存储器(ROM)2220。在操作期间，ROM 2220可以存储用于处理装置2210的临时指令和变量。系统2200还可以包括与总线2205连接的存储装置(或多个存储装置)2230。存储装置2230包括任何合适的非易失性存储器，例如，硬盘驱动器。操作系统和其他程序可以存储在存储装置2230中。而且，用于访问可拆除的存储介质(例如，软盘驱动器或CD ROM驱动器)的装置2240可以连接到总线2205。
计算机系统2200还可以包括与总线2205连接的一个或多个I/O(输入/输出)装置2250。常用输入装置包括键盘、诸如鼠标等点击装置以及其他数据输入装置，而常用输出装置包括视频显示器、打印装置和音频输出装置。应当意识到这只是可以连接到计算机系统2200的I/O装置类型的几个例子。
计算机系统2200还包括与总线2205连接的网络接口2260。网络接口2260包括能够将系统2200与网络连接的任何合适的硬件、软件或硬件和软件的组合(例如，网络接口卡)。网络接口2260可以在任何合适的介质(例如，无线、铜导线、光纤或它们的组合)上与网络(或多个网络)建立链路-这些介质支持经由任何合适的协议的信息交换-例如，TCP/IP(传输控制协议/网际网络协议)、HTTP(超文本传输协议)，等等。
应当理解，图22所示的计算机系统2200是为了表示这种系统的示例性实施例，并且，该系统可以包括许多附加的部件，为了清楚并易于理解而将其省略了。例如，系统2200可以包括DMA(直接存储器存取)控制器、与处理装置2210相关联芯片组、附加的存储器(例如，高速缓冲存储器)，以及附加的信号线和总线。并且，应当理解，计算机系统2200可以不包括图22所示的所有部件。
如前面所注意的，处理装置2300的实施例在图23和所附文字中示出。现在转到该图，处理装置2300包括连接了各种功能单元的局域总线2305。总线2305用于表示将处理装置2300的各种功能单元互连的一个或多个片上总线的集合。为了便于理解而将这些局域总线表示为单个总线2305，并且应当理解处理装置2300不限于此。本领域普通技术人员将意识到，处理装置2300可以具有任何合适的总线结构并可以包括任何数量和组合的总线。
内核2310和许多处理机(processing engine)2320(例如，处理机2320a、2320b、……2320k)与局域总线2305连接。在一个实施例中，内核2310包括通用处理系统，其可以运行操作系统。内核2310还可以控制处理装置2300的操作并进行各种管理功能，例如将指令分配到处理机2320来执行。处理机2320a-k中的每一个包括任何合适的处理系统，并且每个可以包括算术逻辑单元(ALU)、控制器和许多寄存器(用于在读/写操作期间存储数据)。并且，在一个实施例中，每个处理机2320a-k提供多线程运行(例如，四个线程)。
还连接到局域总线2305的是片上存储器子系统2330。虽然表示成单个单元，但应当理解片上存储器子系统2330可以-并且实际上、可能-包括许多截然不同的存储单元和/或存储器类型。例如，这种片上存储器可以包括SRAM 2332和/或DRAM 2334(例如，SDRAM或DDRDRAM)，以及闪存存储器(例如，FlashROM)。应当理解到，除片上存储器之外，处理装置2300可以与片外存储器连接(例如，ROM2220、片外高速缓冲存储器，等等)。
处理装置2300还包括与局域总线2305连接的总线接口2340。总线接口2340提供与包括总线2205的计算机系统2200的其他部件的接口。为简便起见，总线接口2340表示成单个功能单元；然而，应当理解到，实际上，处理装置2300可以包括多个总线接口。例如，处理装置2300可以包括PCI总线接口、IX(网际网络交换)总线接口，等等，并且总线接口2340用于代表一种或多种这种接口的集合。
应当理解到，图23所示并描述的处理装置2300的实施例只是可以用于图22的计算机系统2200的处理装置的一个示例，而且，处理装置2300可以具有除图23所示的那些部件之外的其他部件，为了清楚并易于理解而省略了这些部件。例如，处理装置2300可以包括其他功能单元(例如，指令解码单元、地址翻译单元，等等)、热学管理系统、时钟电路、附加的存储器和寄存器。并且，应当理解处理装置可以不包括图23所示的所有元件。
在一个实施例中，计算机系统2200的部件包括根据一个或多个所公开的实施例形成的半导体布线(例如，硅布线)。根据一个实施例，计算机系统2200的处理装置2300可以包括由任何所公开的布线结构(例如，参见图18A和18B)形成的一个或更多晶体管(例如，数百万个这种器件)。在一个实施例中，内核2310和/或处理机2320包括根据一个或更多所公开实施例形成的晶体管(或多个晶体管)。在另一实施例中，存储器子系统2330包括根据一个或更多所公开实施例形成的晶体管(或多个晶体管)。例如，在一个实施例中，处理装置2300包括具有这种晶体管(例如，参见图19A-19C)的DRAM存储器2334，并且在又一实施例中，处理装置包括具有这种晶体管的SRAM存储器2332。根据再一实施例，系统2200的系统存储器2210(例如DRAM装置)包括由任何所公开的布线结构形成的一个或多个晶体管(例如，数百万个)。然而，应当理解，系统2200的其他部件(例如，网络接口2260等等)可以包括根据所公开实施例形成的装置。而且，在一个实施例中，所公开的布线包括“纳米线”。
前面的详细描述和附图仅为说明性的而非限制性的。主要是为了清楚并能充分理解公开的实施例而提供了上述说明和附图，并且没有必要限制于此。本领域技术人员在不脱离所公开实施例的精神和所附权利要求的范围的情况下，可以想到对这里所描述的实施例进行的许多添加、删除和改变以及可选设置。

Claims (52)

1、一种方法，包括：
氧化设置在衬底上的半导体本体内部区域下面的部分衬底，该内部区域在该半导体本体的相对的端部区域之间延伸；
去除该下面衬底的氧化部分，以形成将该半导体本体的内部区域与该衬底分开的钻蚀部分。
2、根据权利要求1所述的方法，还包括：
氧化该半导体本体的该内部区域，以形成氧化层，
其中该内部区域的内核保持未氧化；并且
从该半导体本体的内部区域去除该氧化层，剩余的未氧化核在该相对的端部区域之间延伸。
3、根据权利要求2所述的方法，还包括：
在该半导体本体的所述相对端部区域中的第一个区域中形成漏区，并在该半导体本体的所述相对端部区域中的第二个区域中形成源区，其中该未氧化的内核提供该源和漏区之间的沟道区；
在该内核上淀积栅绝缘材料层；并且
在该栅绝缘层上淀积栅电极材料。
4、根据权利要求1所述的方法，其中该下面的衬底包括覆盖半导体材料基层的绝缘层，并且该衬底的去除部分包括该绝缘层的一部分。
5、根据权利要求1所述的方法，其中该半导体本体包括硅。
6、一种方法，包括：
氧化设置在衬底上的半导体本体的内部区域以形成氧化层，该内部区域在该半导体本体的相对的端部区域之间延伸；并且
从该内部区域去除该氧化层以形成将该内部区域的未氧化内核与该衬底分开的钻蚀部分。
7、根据权利要求6所述的方法，还包括：
氧化该半导体本体的该内部区域下面的部分衬底；并且
去除该下面的衬底的氧化部分。
8、根据权利要求7所述的方法，其中该下面的衬底包括覆盖半导体材料基层的绝缘层，并且该衬底的该去除部分包括该绝缘层的一部分。
9、根据权利要求6所述的方法，其中该半导体本体包括硅。
10、根据权利要求6所述的方法，还包括：
在该半导体本体的所述相对的端部区域中的第一个区域中形成漏区，并在该半导体本体的所述相对的端部区域中的第二个区域中形成源区，其中该未氧化的内核提供该源和漏区之间的沟道区；
在该内核上淀积栅绝缘材料层；并且
在该栅绝缘层上淀积栅电极材料。
11、一种方法，包括：
对半导体层进行构图以形成本体，衬底的半导体层部分包括该半导体层下面的绝缘层；
在该衬底上淀积掩模材料层，该掩模层具有向下延伸至该绝缘层并露出该半导体本体的内部区域的沟槽，所述露出的内部区域在该掩模层下面的该半导体本体的相对的第一和第二端部区域之间延伸；
蚀刻沟槽内露出的该绝缘层以去除该半导体本体的内部区域下面的部分绝缘层；
氧化该半导体本体的露出的内部区域以形成氧化物，
其中该内部区域的内部部分保持未氧化；并且
从该半导体本体的该内部区域去除该氧化物，该内部区域的未氧化部分形成布线，该布线与该衬底分隔开并在该半导体本体的所述第一和第二端部区域之间延伸。
12、根据权利要求11所述的方法，其中对该半导体层进行构图以形成本体的步骤包括：
在该半导体层上淀积氧化物阻挡层，该阻挡层设置在该半导体层和初始掩模层之间；并且
在构图并去除该初始掩模层之后，去除该阻挡层，其中在去除该阻挡层期间将该半导体本体的边缘部分钻蚀。
13、根据权利要求11所述的方法，还包括：
在淀积该掩模层之前，在该半导体本体的内部区域上淀积牺牲材料层；并且
在淀积该掩模层之后，去除该牺牲材料层以形成该沟槽。
14、根据权利要求11所述的方法，还包括：
在该布线上淀积栅绝缘材料层；并且
在该沟槽内淀积栅电极材料，该栅电极材料在该栅绝缘层上延伸。
15、根据权利要求14所述的方法，还包括去除该掩模层。
16、根据权利要求15所述的方法，还包括在该半导体本体的该第一端部区域中形成漏区，并在该半导体本体的该第二端部区域中形成源区。
17、根据权利要求11所述的方法，还包括：
在该沟槽内淀积第二绝缘材料层，该绝缘材料填充该布线和该衬底之间的空间；并且
在该第二绝缘层内形成第二沟槽，该第二沟槽向下延伸至该衬底的绝缘层。
18、根据权利要求17所述的方法，还包括：
在该布线上淀积栅绝缘材料层；并且
在该第二沟槽内淀积栅电极材料，该栅电极材料在该栅绝缘层上延伸。
19、根据权利要求18所述的方法，还包括去除该掩模层。
20、根据权利要求19所述的方法，还包括在该半导体本体的该第一端部区域中形成漏区，并在该半导体本体的该第二端部区域中形成源区。
21、根据权利要求11所述的方法，还包括：
在蚀刻该沟槽内露出的绝缘层之前，氧化该半导体本体的露出的内部区域以形成初始氧化层，其中在蚀刻该绝缘层期间去除该初始氧化层。
22、根据权利要求11所述的方法，其中该半导体本体包括硅。
23、根据权利要求22所述的方法，其中该衬底包括绝缘体上的硅(SOI)晶片，该晶片包括该绝缘层下面的硅基层。
24、一种半导体结构，包括：
贴附于衬底的第一端部区域；
贴附于该衬底的相对的第二端部区域；和
在该第一和第二端部区域之间延伸并与该衬底分隔开的内部区域。
25、根据权利要求24所述的半导体结构，其中该内部区域比该第一和第二端部区域相对更窄。
26、根据权利要求24所述的半导体结构，还包括：
形成于该第一端部区域的源区和形成于该第二端部区域的漏区，其中该内部区域提供该源和漏区之间的沟道区；
设置在该内部区域上的绝缘材料层；以及
设置在该绝缘层上的导电材料层。
27、根据权利要求24所述的半导体结构，其中该衬底包括具有半导体材料的晶片。
28、根据权利要求24所述的半导体结构，其中该结构包括硅。
29、根据权利要求24所述的半导体结构，其中该内部区域的宽度尺寸小于约50nm。
30、一种装置，包括：
衬底；以及
设置在该衬底上的晶体管，该晶体管包括：
半导体结构，其包括贴附于该衬底的第一端部区域、贴附于该衬底的相对的第二端部区域和在该第一和第二端部区域之间延伸并与该衬底分隔开的内部区域，
形成于该第一端部区域的源区和形成于该第二端部区域的漏区，其中该内部区域提供该源和漏区之间的沟道区，
设置在该内部区域上的栅绝缘材料层，和
设置在该栅绝缘层上的栅电极材料层。
31、根据权利要求30所述的装置，其中该半导体结构的该内部区域比该第一和第二端部区域相对更窄。
32、根据权利要求30所述的装置，其中该半导体结构包括硅。
33、根据权利要求30所述的装置，其中该栅电极材料包括多晶硅。
34、根据权利要求30所述的装置，其中该半导体结构的该内部区域具有小于约50nm的宽度尺寸。
35、根据权利要求30所述的装置，其中该衬底包括部分半导体管芯。
36、根据权利要求35所述的装置，其中该晶体管包括形成在该管芯上的部分静态随机存取存储器(SRAM)。
37、根据权利要求35所述的装置，其中该晶体管包括形成在该管芯上的部分动态随机存取存储器(DRAM)。
38、根据权利要求35所述的装置，其中该管芯包括处理装置，并且该晶体管包括设置在该管芯上的部分存储器。
39、根据权利要求38所述的装置，其中该存储器包括DRAM或SRAM。
40、根据权利要求35所述的装置，其中该管芯包括处理装置，并且该晶体管包括部分逻辑电路。
41、一种系统，包括：
存储装置；以及
与该存储装置连接的处理装置，该处理装置具有晶体管，该晶体管包括：
半导体结构，其包括贴附于该处理装置的衬底的第一端部区域、贴附于该衬底的相对的第二端部区域和在该第一和第二端部区域之间延伸并与该衬底分隔开的内部区域，
形成于该第一端部区域的源区和形成于该第二端部区域的漏区，其中该内部区域提供该源和漏区之间的沟道区，
设置在该内部区域上的栅绝缘材料层，和
设置在该栅绝缘层上的栅电极材料层。
42、根据权利要求41所述的系统，其中该半导体结构的该内部区域比该第一和第二端部区域相对更窄。
43、根据权利要求41所述的系统，其中该半导体结构包括硅。
44、根据权利要求41所述的系统，其中该栅电极材料包括多晶硅。
45、根据权利要求41所述的系统，其中该半导体布线具有小于约50nm的宽度尺寸。
46、根据权利要求41所述的系统，其中该晶体管包括形成在该衬底上的部分存储器。
47、根据权利要求46所述的系统，其中该存储器包括静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。
48、根据权利要求41所述的系统，其中该晶体管包括部分逻辑电路。
49、一种存储器，包括：
晶体管，该晶体管包括：
半导体结构，其包括贴附于衬底的第一端部区域、贴附于该衬底的相对的第二端部区域和在该第一和第二端部区域之间延伸并与该衬底分隔开的内部区域，
形成于该第一端部区域的源区和形成于该第二端部区域的漏区，其中该内部区域提供该源和漏区之间的沟道区，
设置在该内部区域上的栅绝缘材料层，和
设置在该栅绝缘层上的栅电极材料层；以及
与该源区电连接的电容器。
50、根据权利要求49所述的系统，其中该半导体结构的该内部区域比该第一和第二端部区域相对更窄。
51、根据权利要求49所述的存储器，还包括与该漏区电连接的位线。
52、根据权利要求49所述的存储器，其中相邻的存储单元共享该漏区。
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