CN1799146A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN1799146A
CN1799146A CNA200480015008XA CN200480015008A CN1799146A CN 1799146 A CN1799146 A CN 1799146A CN A200480015008X A CNA200480015008X A CN A200480015008XA CN 200480015008 A CN200480015008 A CN 200480015008A CN 1799146 A CN1799146 A CN 1799146A
Authority
CN
China
Prior art keywords
semiconductor
layer
semiconductor device
strain
main part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA200480015008XA
Other languages
English (en)
Inventor
空田晴之
高木刚
浅井明
神泽好彦
片山幸治
岩永顺子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1799146A publication Critical patent/CN1799146A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure

Abstract

本发明提供一种半导体装置，包括：第一绝缘层(11)；由在第一绝缘层上形成的岛状的半导体构成的第一主体部(13)；由在第一绝缘层上形成的岛状半导体构成的第二主体部(14)；在第一绝缘层上，连接第一主体部和第二主体部而形成的脊骨状的连接部(15)；由在连接部的长度方向上的至少一部分构成的通道区域(15a)；通过第二绝缘层(17)覆盖通道区域的外周而形成的栅极(18)；横跨第一主体部、和连接部的、该第一主体部与通道区域之间的部分而形成的源极区域；以及横跨第二主体部、和连接部的、该第二主体部与通道区域之间的部分而形成的漏极区域；其中，构成通道区域的半导体具有晶格应变。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及由包含具有晶格应变的半导体层的鳍式FET(鳍式场效晶体管)构成的半导体装置及其制造方法。
背景技术
在市场上，随着网络的普及化和便携式机器的可携带化，强烈希望LSI或者存储器更加高速化、高集成化和低耗电化。如果根据国际半导体技术负载图(ITRS2001)，不但设计规则的更新换代的加速，而且从超越65nm节点的边，新材料和新结构的导入加速。作为其原因之一，由于电源电压的定标(scaling)或载体移动度的恶化等，与以往比较，难以得到电流驱动力。为了解决这些问题，提出了将应变硅或者锗化硅(SiGe)这种载体移动度高的新材料导入到通道中的设备(例如参照J.L.Hoyt等7人的文章“应变硅MOSFET工艺”，国际电子设备会议(IEDM)2002，p23～26)和鳍式FET(鳍式场效应晶体管(三个栅极)，具有称为双栅极的三维的通道结构的设备(例如参照日本专利特许第2768719号公报)。
锗化硅与硅相比，其载体(正孔)的移动度高。由于这样，当在电场效应晶体管的P型通道中使用时，可实现高速化。另一方面，与没有晶格应变的硅比较，应变硅的电子和正孔移动度都高。因此，在电场效应晶体管的n型和P型通道两者中使用而可以提高其性能，不进行微细化，也可实现更高速化。然而，在加速的微细化中，要利用现有技术中的晶体管结构来抑制短路通道效果非常困难。
所谓短路通道效果是指与栅极比较，漏极对通道支配力高(具体地是从漏极伸出的耗尽层对通道的形成有影响)而变得显著，晶体管的阈值变动，引起泄漏电流增大的现象。为了解决这个问题而提出的称为鳍式FET或双栅极晶体管的晶体管，其具有利用栅极三维地包围通道周围的结构，使得栅极对通道的支配力变高。因此，至少从两个方向将栅极电压施加在通道上，从而能够有效地抑制短路通道的效果。同时，与二维的(平面的)完全耗尽型的设备相比，因为用栅极覆盖的通道面积大约为同一元件面积的两倍、三倍，所以电流驱动力增大。然而，提出的设备的通道由现有技术的硅形成，从载体移动度恶化的观点来看，驱动力提高的问题仍在存在。
发明内容
本发明的目的在于提供一种即使低电压，其电流驱动力也高，而且适合于微细化的半导体装置及其制造方法。
为了实现这个目的，本发明的半导体装置，包括：第一绝缘层；由在所述第一绝缘层上形成的岛状的半导体构成的第一主体部；由在所述第一绝缘层上形成的岛状半导体构成的第二主体部；在所述第一绝缘层上，连接所述第一主体部和所述第二主体部而形成的脊骨状的连接部；由在所述连接部的长度方向上的至少一部分构成的通道区域；通过第二绝缘层覆盖所述通道区域的外周而形成的栅极电极；横跨所述第一主体部、和所述连接部的、该第一主体部与所述通道区域之间的部分而形成的源极区域；和横跨所述第二主体部、和所述连接部的、该第二主体部与所述通道区域之间的部分而形成的漏极区域，其中，构成所述通道区域的半导体具有晶格应变。
当采用这种结构时，由于构成通道区域的半导体层具有晶格应变，可形成载体移动度高的通道，提高电流驱动力。另外，由于栅极立体地覆盖具有晶格应变的脊骨状的通道区域，因此栅极对通道的支配力高，可提高对短路通道的耐性，另外，电流电压特性急剧上升(阈值下的斜率)，利用很少的电压，可得到更高的电流值。即，即使在低电压下，也可得到电流驱动力大、微细化能力强的半导体装置。
构成所述通道区域的半导体由第一半导体和与所述第一半导体异质接合的比该第一半导体的晶格常数小的第二半导体构成，所述第二半导体可以具有晶格应变。
所述第一半导体可以为锗化硅，所述第二半导体可以为硅。当采用这种结构时，形成通道的应变硅与电子和空穴一起具有高的移动度，因此可以使电动驱动力变大。另外，当使用本发明的半导体装置来制造n型通道和P型通道的晶体管而形成CMOS(互补型晶体管)时，可以达到高集成化，并且可以在低电压下高速动作。
所述第二半导体的晶格应变优选为0.8％以上且5.0％以下。
所述第二半导体的晶格应变优选为1.6％以上且4.2％以下。
可以在所述第一绝缘层上形成由晶格缓和的所述第一半导体构成的第一缓和半导体层，在所述第一缓和半导体层的侧面和上表面上形成由所述第二半导体外延成长而形成的第一应变半导体层。
所述第一半导体中的锗浓度优选为10％以上且60％以下。
所述第一半导体中的锗浓度优选为20％以上且50％以下。
可以在所述第一绝缘层上形成由晶格缓和的所述第二半导体构成的第二缓和半导体层；在所述第二缓和半导体层上形成所述第一半导体外延成长的第二应变半导体层；在所述第二缓和半导体层和所述第二应变半导体层的层叠体的侧面和上表面上形成所述第二半导体外延成长的部分应变半导体层。
优选所述第二应变半导体层中的锗浓度，在所述通道区域中形成的通道为n型的情况下为5％以上且15％以下，在所述通道区域中形成的通道为P型的情况下为5％以上且30％以下。
优选所述连接部具有矩形的载面形状，该连接部的宽度与高度的比，在所述通道区域中形成的通道为n型的情况下为1以上且100以下，在所述通道区域中形成的通道为P型的情况下为1以上且1000以下。
优选所述连接部的宽度与高度的比，在所述通道区域中形成的通道为n型的情况下为1.1以上且30.45以下，在所述通道区域中形成的通道为P型的情况下为1.15以上且25.45以下。
优选所述连接部具有矩形的截面形状，该连接部的侧面为(100)面。
另外，本发明的半导体装置的制造方法，包括下列工序：在第一绝缘层上，形成由岛状的半导体构成的第一主体部和由岛状的半导体构成的第二主体部、以及与所述第一主体部和所述第二主体部连接的脊骨状的连接部的工序(A)；以通过第二绝缘层覆盖由在所述连接部的长度方向的至少一部分构成的通道区域的外周的方式而形成栅极的工序(B)；和横跨所述第一主体部、和所述连接部的、该第一主体部与所述通道区域之间的部分而形成源极区域，而且使横跨所述第二主体部、和所述连接部的、该第二主体部与所述通道区域之间的部分而形成漏极区域的工序(C)，其中，在所述工序(A)中，构成所述通道区域的半导体具有晶格应变。
当采用这种结构时，可以制造在立体的结构上形成具有应变的通道的半导体层，栅极对载体移动度高的通道的支配力提高的半导体装置。结果，即使在低电压下，电流驱动力也大，可得到微细化方面能力强的半导体装置。
构成所述通道区域的半导体可以由第一半导体和晶格常数比所述第一半导体小的第二半导体构成。
在所述工序(A)中，可以在所述第一绝缘层上形成由晶格缓和的所述第一半导体构成的第一缓和半导体层，然后，在所述第一缓和半导体层的侧面和上表面上，使所述第二半导体外延成长而形成第一应变半导体层。
在所述工序(A)中，可以在所述第一绝缘层上形成由晶格缓和的所述第二半导体构成的第二缓和半导体层，然后，在所述第二缓和半导体层上，使所述第一半导体外延成长而形成第二应变半导体层，然后，在所述第二缓和半导体层与所述第二应变半导体层的层叠体的侧面和上表面上，使所述第二半导体外延成长而形成部分应变半导体层。
所述第一半导体可以为锗化硅，所述第二半导体可以为硅。
在所述工序(A)中，准备SGOI基板，可以将该SGOI基板的埋入氧化膜作为所述第一绝缘层来使用，将该SGOI基板的锗化硅层作为所述第一半导体层来使用。采用这种结构时，可以简易地制造通道的一部分由应变硅构成的半导体装置。
在所述工序(A)中，准备在SOI基板的硅层上，使锗化硅层外延成长的基板，将该基板的埋入氧化膜、硅层和锗化硅层分别作为所述第一绝缘层、所述第二半导体层和所述第一半导体层来使用。采用这种结构时，可减少制造通道的一部分由应变硅构成的半导体装置的制造难度。
本发明的上述目的、其他目的、特征和优点从下面参照附图对优最优施方式的详细说明中可以了解。
附图说明
图1是示意性地表示本发明的第一实施方式的半导体装置的概略结构的立体图。
图2是表示图1所示半导体装置的结构的平面图。
图3A～3C分别是图2的IIIA-IIIA线的截面图、IIIB-IIIB线的截面图、IIIC-IIIC线的截面图。
图4A～4C是表示图1的半导体装置的制造方法的工序图，图4A是平面图，图4B是图4A的IVB-IVB线的截面图，图4C是图4A的IVC-IVC线截面图。
图5A～5C是表示图1的半导体装置的制造方法的工序图，图5A是平面图，图5B是图5A的VB-VB线的截面图，图5C为图5A的VC-VC线的截面图。
图6A～6C是表示图1的半导体装置的制造方法的工序图，图6A是平面图，图6B是图6A的VIB-VIB线的截面图，图6C是图6A的VIC-VIC线的截面图。
图7A～7C是表示图1的半导体装置的制造方法的工序图，图7A是平面图，图7B是图7A的VIIB-VIIB线的截面图，图7C是图7A的VIIC-VIIC线的截面图。
图8A～8C是表示图1的半导体装置的制造方法的工序图，图8A是平面图，图8B是图8A的VIIIB-VIIIB线的截面图，图8C是图8A的VIIIC-VIIIC线的截面图。
图9是对比本实施方式的半导体装置和现有例来表示栅极电压-漏极电流特性的图表。
图10是表示本发明的第二实施方式的半导体装置的结构的平面图。
图11A～11C分别是图10的XIA-XIA线的截面图、XIB-XIB线的截面图、和XIC-XIC线的截面图。
图12A～12C是表示图11所示的半导体装置的制造方法的工序图，图12A是平面图，图12B是图12A的XIIB-XIIB线的截面图，图12C是XIIC-XIIC线的截面图。
图13A～13C是表示图11所示的半导体装置的制造方法的工序图，图13A是平面图，图13B是图13A的XIVB-XIVB线的截面图，图13C是图13A的XIVC-XIVC线的截面图。
图14A～14C是表示图11所示的半导体装置的制造方法的工序图，图14A是平面图，图14B是图14A的XIIIB-XIIIB线的截面图，图14C是图14A的XIIIC-XIIIC线的截面图。
图15A～15C是表示图11所示的半导体装置的制造方法的工序图，图15A是平面图，图15B是图15A的XVB-XVB线的截面图，图15C是图15A的XVC-XVC线的截面图。
图16A～16C是表示图11所示的半导体装置的制造方法的工序图，图16A是平面图，图16B是图16A的XVIB-XVIB线的截面图，图16C是图16A的XVIC-XVIC线的截面图。
图17A是表示第二实施方式的半导体装置的鳍部的晶格状态的示意图。
图17B是表示图17A的应变SiGe层和部分应变层的晶格的应变状态的示意图。
图18是表示在第一实施方式的应变Si层的晶格的应变状态的示意图。
图19A是表示n通道型FET的鳍部的宽高比的有效范围的、对于应变SiGe层的Ge浓度的依存性的图表；图19B是表示P通道型FET的鳍部的宽高比的有效范围的、对于应变SiGe层的Ge浓度的依存性的图表。
具体实施方式
以下，参照附图说明本发明的实施方式。
( 第一实施方式)
图1是示意性地表示本发明的第一实施方式的半导体装置的概略结构的立体图。
如图1所示，本实施方式的半导体装置由鳍式FET构成，作为主要构成零件，包括源极主体部(第一主体部)13、漏极主体部(第二主体部)14、鳍部(连接部)15、栅极绝缘膜(第二绝缘层)17、和栅极电极18。在图1中，省略了硅化物层和层间绝缘膜、线路等的图示。
源极主体部13和漏极主体部14被作成长方体形，在基板绝缘层11的上面互相相对配置。多个(这里为三个)板状的鳍部15立设于基板绝缘层(第一绝缘层)11上，使得两端与源极主体部13和漏极主体部14连接、且互相具有间隔。而且，形成栅极绝缘膜17，以覆盖各鳍部15的中央部(以下，称为通道区域)15a的侧面和上面。此外，在基板绝缘层11的上面形成栅极电极18，经由栅极绝缘膜17覆盖三个鳍部15的通道区域15a的侧面和上表面，埋入三个鳍部15之间的空间，并且在平面图看与三个鳍部15垂直相交而延伸。栅极电极18的侧面由侧壁23所覆盖。此外，源极主体部13和漏极主体部14的与侧面的鳍部15的连接部分以外的部分、以及鳍部15的侧面的没有被栅极绝缘膜17所覆盖的部分也被侧壁23所覆盖。在源极主体部13和漏极主体部14的上面，以对应各鳍部15的方式而分别形成三个触点27。此外，在栅极电极18的栅极宽度方向(与鳍部15垂直的方向)的端部的上面也形成有触点27。
图2表示的是图1的半导体装置的结构的平面图，图3A～图3C分别是图2的IIIA-IIIA线的截面图、IIIB-IIIB线的截面图、以及IIIC-IIIC线的截面图。其中，图3A～图3C表示的是相对于图2的平面图而适当地缩小或者扩大在水平方向(与基板101的主面平行的方向)的尺寸。
如图2以及图3A～图3C所示，本实施方式的半导体装置具有半导体基板101。半导体基板101是在由硅等构成的支撑基板10上形成由氧化膜层所构成的基板绝缘层11(大约400nm以下)而构成。
在鳍部15中，在基板绝缘层11上形成晶格缓和的锗化硅层(以下称为缓和SiGe层)12，以位于该鳍部15的长度方向(与基板101的主面平行的方向)的中央部(通道区域)15a。缓和SiGe层12作为整体而形成为在上下方向(基板101的厚度方向)延伸的四稜柱状。缓和SiGe层12的锗浓度优选为10％以上且60％以下，更优选为20％以上且50％以下。此外，缓和SiGe层12的高度优选大约为30nm以上且100nm以下。
以覆盖该四稜柱状的缓和SiGe层12的侧面以及上面的方式而形成具有拉伸应变的硅层(以下称为应变Si层)16。应变Si层16的厚度优选大约在5nm以上且50nm以下。此外，应变Si层16的应变优选在0.8％以上且5.0％以下，更优选在1.6％以上且4.2％以下。这里，应变Si层16的应变以Si的晶格常数的百分数来表示。
源极主体部13和源极主体部14由分别与鳍部15的缓和SiGe层12和应变Si层16同时形成的缓和SiGe层与应变Si层而构成。此外，鳍部15的通道区域15a以外的部分(以下，称为非通道区域)也由分别与缓和SiGe层12和应变Si层16同时形成的缓和SiGe层和应变Si层而构成。此外，将高浓度的掺杂剂杂质导入源极主体部13、漏极主体部14和鳍部15的第二部分的缓和应变SiGe层和应变Si层中，该缓和SiGe层和应变Si层分别成为退缩的锗化硅层和硅层。而且，源极主体部13和鳍部15的非通道区域的与源极主体部13连接的部分构成源极区域24，漏极主体部14和鳍部15的非通道区域的与源极主体部14连接的部分构成漏极区域25。
在鳍部15上形成栅极绝缘膜17，以覆盖通道区域15a的应变Si层16和非通道区域的位于该应变Si层16的两侧的部分。栅极绝缘膜17例如由作为氧氮化膜(厚度约为1～5nm)或者高介电率绝缘膜的HfO2膜(厚度约为30nm以下)构成。
在鳍部15中，栅极电极18在栅极绝缘膜17上形成，位于应变Si层16的上方。栅极电极18的厚度约为50～150nm，栅极电极18例如由导入高浓度的掺杂剂杂质的、退缩的多晶硅或多晶硅锗构成。
如图3A所示，通过上述结构而在使用时，由位于鳍部15的两侧19和上部20的应变Si层16而形成通道。
鳍部15的宽度21优选大约在15nm以上且100nm以下的范围内，而且希望由所施加的栅极电压而完全被耗尽。具体地是，希望设定鳍部15和栅极电极18的尺寸，使得应变Si层16的宽度(鳍部15的宽度)21的1/2成为栅极长度L(参见图3B)的大约1/3以下。
因此，施加在栅极电极18上的栅极电压对通道的支配力高，可以抑制短路通道效果。另外，可以得到理想的阈值下的特性(阈值下的系数＝60Mev/decade)，可以用低电压得到更多的电流驱动力。
在栅极电极18、源极区域24和漏极区域25的上面，例如利用Co或者Ni而形成硅化物膜22。
在鳍部15中，在栅极绝缘层17上形成侧壁23，以覆盖栅极电极18的两侧面。此外，如上所述，由于形成侧壁23，以覆盖栅极电极18的侧面、源极主体部13和漏极主体部14的侧面的特定部分、以及鳍部15的侧面的特定部分，因此，可以自己整合地形成硅化物膜22。
导入栅极电极18、源极区域24和漏极区域25的掺杂剂杂质的种类，在n通道FET中，例如使用燐(P)或者砷(As)；在P通道FET中，例如使用硼(B)。导入源极区域24和漏极区域25中的掺杂剂杂质，希望其浓度在深度方向(基板101的厚度方向)上、保持达到与基板绝缘层11的界面相同程度的高浓度(1×1019cm-3以上)。
因此，因为不光在鳍部15的上部20，而且在两侧19上形成的通道和源极区域24以及漏极区域25的距离也接近，因此，寄生电阻小。
此外，在位于鳍部15之间的部分上，希望导入栅极电极18的掺杂剂杂质的浓度，在深度方向(基板101的厚度方向)，保持达到与基板绝缘层11的界面相同程度的高浓度(1×1019cm-3以上)。这样，可以将栅极电压均匀地施加在鳍部15的全体侧部19上，从而能够可靠地在该侧部19的基板绝缘层11附近部分上形成通道。
在基板101上形成层间绝缘膜26，以覆盖由硅化物膜22和侧壁23覆盖的源极主体部13、漏极主体部14、鳍部15、栅极绝缘膜17和栅极电极18。而且，作出接触孔，使得从层间绝缘膜26的表面贯通其，至源极主体部13、漏极主体部14和栅极18上的硅化物膜22，再作出触点27，使得例如由W等金属填充该接触孔。而且，在层间绝缘膜26的表面上形成由Al或Cu等构成金属线路28，以与触点27的上端连接。这样，可分别通过金属线路28和触点27而独立地将电压施加在栅极电极18、源极区域24和漏极25上。
其次，说明以上这样构成的半导体制造装置的制造方法。
图4A～图8C是表示图1的半导体装置的制造方法的工序图。图4A是平面图，图4B是图4A的IVB-IVB线的截面图，图4C是图4A的IVC-IVC线截面图，图5A是平面图，图5B是图5A的VB-VB线的截面图，图5C是图5A的VC-VC线的截面图，图6A是平面图，图6B是图6A的VIB-VIB线的截面图，图6C是图6A的VIC-VIC线的截面图，图7A是平面图，图7B是图7A的VIIB-VIIB线的截面图，图7C是图7A的VIIC-VIIC线的截面图，图8A是平面图，图8B是图8A的VIIIB-VIIIB线的截面图，图8C是图8A的VIIC-VIIC线的截面图。
在图4A～4C的工序中，准备半导体基板101。作为半导体基板101，例如使用由硅层10(支撑基板)、埋入氧化膜(基板绝缘层(厚度大约为400nm以下))和在埋入氧化膜上形成的晶格缓和的锗化硅层12′(锗浓度为10～50％，厚度大约为30～100nm)构成的SGOI基板(在绝缘体上的锗化硅：Silicon Germanium on Insulator)。
接着，在图5A～5C的工序中，首先定义元件区域。具体地是，以作出图形的抗蚀剂掩模或者利用等离子体CVD(化学气相沉积)法等堆积的氧化硅膜等作为硬掩模而对晶格缓和的锗化硅层12′进行干蚀刻，形成了最后成为源极主体部13的长方体形的部分(以下称为缓和SiGe源极主体部)12′a、最终成为漏极主体部14的长方体形的部分(以下称为缓和SiGe漏极主体部)12′b、以及最终成为鳍部15的三个板状的部分(以下称为缓和SiGe鳍部)12′c。这里，缓和SiGe源极主体部12′a和缓和SiGe漏极主体部12′b相对形成，三个缓和SiGe鳍部12′c形成为连接缓和SiGe源极主体部12′a和缓和SiGe漏极主体部12′b。这样，在基板101上定义元件区域。
其次，在图6A～6C的工序中，在上述定义的元件区域的全体表面上，利用UHV-VCD(超高真空-化学气相沉积)法，在500～650℃的温度下，通过外延成长硅膜而形成厚度约为10～50nm的有拉伸应变的应变硅膜16′。这样，在缓和SiGe源极主体部12′a、缓和SiGe漏极主体部12′b和三个缓和SiGe鳍部12′c的上面和侧面形成应变硅膜16′。其结果，由缓和SiGe源极主体部12′a和在其上面以及侧面形成的应变硅膜16′而形成源极主体部13；由缓和SiGe漏极主体部12′b和在其上面以及侧面上形成的应变硅膜16′而形成漏极主体部14；由缓和SiGe鳍部12′c和其上面以及侧面上形成的应变硅膜16′而形成鳍部15。
其次，在图7A～7C的工序中，在应变硅膜16′的全部表面上，例如在800～1000℃温度下，进行短时间的急速热氧化，最终形成厚度为1～5nm的成为栅极绝缘膜17的氧化硅膜17′。这里，也可以取代氧化硅膜17′，在氧化膜上进行等离子体氮化而形成氧氮化膜或利用飞溅等方法而形成作为高介电率绝缘膜的HfO2等。
其次，在氧化硅膜17′上形成最终成为栅极电极18的导电膜。例如，在形成整个氧化硅膜17′的半导体基板101的全部表面上，利用LP-CVD(低压-化学气相沉积)法，形成厚度为50～200nm的多晶硅膜，在利用离子注入法等导入5×1019cm-3以上的高浓度的掺杂剂杂质后，在800～1000℃下，短时间在氢气氛中进行急速热处理，进行掺杂剂杂质的活性化。
然后，以作出图形的抗蚀剂掩模或利用等离子体CVD(化学气相沉积)法等堆积的氧化硅膜等作为硬掩模来进行干蚀刻，形成由退缩的多晶硅层而形成的栅极电极18。
这里，应注意的是，如图7B所示，栅极电极18要可靠地埋入各鳍部15之间，以达到基板绝缘层11，在干蚀刻后，多晶硅残渣不残留在源极主体部13和漏极主体部14的侧面上。例如，在多晶硅的干蚀刻中，在各向异性强的蚀刻条件下，进行主要的的蚀刻后，在各向同性强的蚀刻条件下进行过度蚀刻，可以有效地防止多晶硅以侧壁状而残留在源极主体部13和漏极主体部14的侧面上。
然后，在图8A～8C的工序中，利用通常的CMOS过程，形成由氧化硅膜等构成的侧壁23，以覆盖栅极电极18的侧面、源极主体部13和漏极主体部14的侧面的特定部分和鳍部15的侧面的特定部分；其后，通过将掺杂剂杂质离子注入源极主体部13和漏极主体部14与鳍部15的非通道区域中来进行急速热处理，而形成源极区域24和漏极区域25。这样，在鳍部15的通道区域15a上形成缓和SiGe层12和应变Si层16。然后，利用Co或Ni等而在栅极电极18、源极区域24和漏极区域25的上面形成硅化物膜22。
其次，如图2和图3A～3C所示，在形成硅化物膜22的基板101的全部表面上，形成由氧化硅膜等构成的层间绝缘膜26，通过CMP(化学机械抛光)使其平坦化，然后，形成贯通层间绝缘膜26的由W等金属柱塞构成的触点27，然后，在层间绝缘膜26的表面上，形成由Cu或Al构成的金属线路28，使得与触点27的上端连接。这样，完成鳍式FET。
这里，向源极区域24和漏极区域25的注入离子，希望在源极区域24和源极区域25的深度方向上调整注入能量，使杂质浓度以5×1019cm-3以上的高浓度而被均匀。
其次，利用图3A～3C以及图9，说明以上这样构成的半导体装置的动作。图9是对比本实施方式的半导体装置和现有例来表示栅极电压-漏极电流特性的图表。
在图3A～3C中，例如，当使源极区域24接地、将漏极电压Vd施加在漏极区域25上、将阈值电压以上的栅极电压Vg施加在栅极上时，在应变Si层16上形成通道，通过该通道而使漏极电流Id在源极区域24和漏极区域25之间流动。这里，在本实施方式的半导体装置中，由于形成通道的半导体层由应变Si层16构成，所以如图9所示，通过其高载体移动度，使得与现有例比较，电流驱动力提高。在本实施方式中，例如在缓和SiGe层12的锗浓度约为30％的情况下，利用在其上形成的应变Si层16，与现有技术的无应变Si层相比，电子的实际有效移动度约提高60～80％。
此外，在本实施方式中，因为用栅极电极18包围由在鳍部15的上部20和侧部19上形成的应变Si层16所构成的立体的通道结构，所以栅极电极18对通道的支配力提高。这样，即使在低电压下，也可得到高的电流驱动力，同时，可抑制短路通道效果。因此，成为适合微细化的设备。
( 第一实施例)
以下，利用图4A～图8C来说明第一实施例的半导体装置及其制造方法。
在图4A～图4C的工序中，准备半导体基板101。作为半导体基板101，使用由硅层10(支撑基板)、埋入氧化膜(基板绝缘层(厚度大约为400nm以下))和在埋入氧化膜上形成的晶格缓和的锗化硅层12′(锗溶度30％的厚度大约为100nm)所构成的SGOI基板(在绝缘体上的锗化硅)。
其次，在图5A～5C的工序中，首先定义元件区域。具体地是通过利用抗蚀剂掩模的干蚀刻，而在使用等离子体CVD(化学气相沉积)法、在大约600℃下、在基板全部表面上堆积的氧化硅膜上作出图形，形成硬掩模。硬掩模制成预先大的尺寸，通过蚀刻速度良好地被控制的稀释氟化氢酸进行的湿蚀刻，而可以调整至曝光界限以下的尺寸。
使用该硬掩模对晶格缓和的锗化硅层12′进行干蚀刻，形成缓合SiGe源极主体部12′a、缓合SiGe漏极主体部12′b、和缓合SiGe鳍部(宽度约为30nm)12′c。这里，缓合SiGe源极主体部12′a和缓合SiGe漏极主体部12′b相对地形成，三个缓合SiGe鳍部12′c连接缓合SiGe源极主体部12′a和缓合SiGe漏极主体部12′b。这样，在基板101上定义元件区域。
接着，进行由氟化氢酸进行的湿蚀刻而全部除去蚀刻掩模，之后，进行晶片洗涤，使基板101的表面清洁。
其次，在图6A～6C的工序中，在上述定义的元件区域的全体表面上，利用UHV-CVD法，通过在600℃湿度下外延成长硅膜而形成厚度约为15nm的具有拉伸应变的应变Si膜16′。这样，可在缓合SiGe源极主体部12′a、缓合SiGe漏极主体部12′b和三个缓合SiGe鳍部12′c的上表面和侧面上，形成应变Si膜16′。结果，可以利用缓合SiGe源极主体部12′a和其上面和侧面上形成的应变Si膜16′而形成源极主体部13；利用缓合SiGe漏极主体部12′b和在其上面和侧面上形成的应变Si膜16′而形成漏极主体部14；利用缓合SiGe鳍部12′c和在其上表面和侧面上形成的应变Si膜16′而形成鳍部15。
其次，在图7A～7C的工序中，在应变Si膜16′的全部表面上，在大约850℃的温度下，进行短时间的急速热氧化，形成厚度为2nm的氧化硅膜17′。
接着，在氧化硅膜17′上，利用LP-CVD法而形成厚度为150nm的最终成为栅极电极18的多晶硅膜，进行磷离子(P+)的离子注入(10keV左右，剂量为4×1019cm-3左右)，导入磷离子，达到1×1019cm-3以上的高浓度。
然后，在由等离子体CVD法而堆积的氧化硅膜上，进行以抗蚀剂作为掩模的干蚀刻来作出图形，在多晶硅膜上形成氧化硅膜的硬掩模。通过利用该硬掩模来进行多晶硅膜的干蚀刻，可以得到由退缩的多晶硅层形成的栅极电极18(栅极长度约为90nm)。
这里，应注意的是，如图8B所示，栅极电极18要可靠地埋入以达到基板绝缘层11，以及在干蚀刻后，多晶硅残渣不残留在源极主体部13和漏极主体部14的侧面上。在多晶硅的干蚀刻中，在各向异性强的蚀刻条件下，进行主要的蚀刻，进行多晶硅膜的终端检测后，升高腔室内的气体压力比主要的蚀刻条件高，在各向同性的强的蚀刻条件下进行过度蚀刻，可以有效地防止多晶硅以侧壁状残留在源极主体部13和漏极主体部14的侧面上。
以下的工序可以采用一般的CMOS过程。如图8A～8C所示，在堆积氧化硅膜后，进行全面回蚀(etchback)而形成侧壁23(侧壁的宽度约为50nm)。然后，以抗蚀剂图形作为掩模，在大约35keV下，离子注入剂量为4×1015cm-2左右的砷离子(As+)。在完全除去抗蚀剂掩模后，在大约950℃下，进行大约15秒的氮气氛中的急速热处理，使栅极电极18中的磷和源极区域24与漏极区域25中的砷活性化，形成高浓度的退缩的栅极电极18和源极区域24与漏极区域25。
这时，在源极和漏极区域24、25的深度方向上形成源极和漏极区域24、25，使杂质浓度在5×1019cm-3以上的高浓度大致均匀。其次，利用飞溅法，在全部表面上堆积大约15nm的Co膜，利用在第一次的氮气氛中急速的热处理(约500℃，30秒)而在栅极电极18、源极和漏极区域24、25上形成Co硅化物膜(Co2Si或CoSi)。进行洗净，完全除去附着在氧化膜上的不要的Co膜。
接着，通过在第二次的氮气氛中急速的热处理(约850℃，30秒)，而只在栅极电极18、源极和漏极区域24、25上形成电阻更低的Co硅化物膜22(Co2Si)。其次，如图2和图3A～3C所示，在基板的全部表面上形成厚度约为500nm的由氧化硅膜构成的层面绝缘膜26，进行CMP的平坦化。
然后，在层面绝缘膜26上，利用干蚀刻作出接触孔，埋入钨(W)的金属柱塞27，在其上形成Cu或Ae的金属线路28，以便可以分别独立地电压控制栅极电极18、源极区域24、漏极区域25，完成n通道型的FET。
由本实施方式1形成的n通道型FET，由于在应变Si层16上形成通道，所以电子的实际有效移动度高，电流驱动力增大。另外，如图3A所示，由于利用栅极电极18包围由在晶格缓冲的锗化硅层12的上表面和侧面上形成的应变Si层16构成的立体的通道结构的栅极支配力强化，即使在低电压下也有很高的电流驱动力，可以抑制短路通道效果，因此可成为适合微细化的设备。
此外，在实施方式1中表示n通道型FET的结构及其制造方法，通过使掺杂剂杂质的极性相反，同样可得到p通道型FET的结构及其制造方法。而且，利用n通道型FET和P通道型FET，可以得到互补型的FET。
( 第二实施方式)
图10是表示本发明的第二实施方式的半导体装置的结构的平面图，图11A～11C分别是图10的XIA-XIA线的截面图、XIB-XIB线的截面图、和XIC-XIC线的截面图。另外，图11A～11C是对图10的平面图适当缩小或放大水平方向(与基板101的主面平行的方向)的尺寸而作出。另外，在图10和图11A～11C中，与图2和图3A～3C相同的符号表示相同或相当的部分。
本实施方式与第一实施方式有以下方面不同。第一点，第一实施方式的缓和SiGe层12由在没有应变的硅(以下称为缓和Si层)33和在该缓和Si层33上形成的有应变的锗化硅层(以下称为应变SiGe层)30置换。第二点，第二实施方式的应变Si层16由只在应变SiGe层30的侧面上形成的部分31b上有应变的Si层(以下称为部分应变Si层)31置换。其他各点与第一实施方式相同。
具体地是，在鳍部15上，如位于通道区域15a上那样，在基板绝缘层11上形成缓和Si层33，在该缓和Si层33上形成应变SiGe层30。该缓和Si层33和应变SiGe层30构成的层叠体作为全体而形成在上下方向延伸的四稜柱形。
应变SiGe层30的锗浓度的优选范围如下所述。另外，由缓和Si层33和应变SiGe层30构成的层叠体的高度优选约为30nm以上且大约100nm以下。
形成部分应变层Si层31，以覆盖由该四稜柱形的缓和Si层33和应变SiGe层30构成的层叠体的侧面和上表面。部分应变Si层31的厚度优选为大约5nm以上且50nm以下。部分应变Si层31由在应变SiGe层30的上面形成的没有应变的第一缓和部分31a、在应变SiGe层30的侧面上形成的具有拉伸应变的应变部分31b、在缓和Si层33的侧面上形成的没有应变的第二缓和部分31c所构成。这里，部分应变Si层31的应变部分31b的应变优选为0.8％以上且5.0％以下，更优选为1.6％以上且4.2％以下。这里，应变部分31b的应变以Si晶格常数的百分数来表示。
源极主体部13、漏极主体部14由分别与鳍部15的缓和Si层33、应变SiGe层30和部分应变Si层31同时形成的缓和Si层、应变SiGe层和部分应变Si层所构成。另外，鳍部15的非通道区域也由分别与通道区域15a的缓和Si层33、应变SiGe层30和部分应变Si层31同时形成的缓和Si层、应变SiGe层和部分应变Si层所构成。而且，在源极主体部13、漏极主体部14和鳍部15的第二部分的缓和Si层、应变SiGe层和部分应变Si层中导入高浓度的掺杂剂杂质，缓和Si层、应变SiGe层和部分应变Si层成为退缩的硅层或者锗化硅层。而且，源极主体部13和鳍部15的非通道区域的与源极主体部13连接的部分构成源极区域24，漏极主体部14和鳍部15的非通道区域的与漏极主体部14连接的部分构成漏极区域25。另外，鳍部15的侧面的优选面方位与第一实施方式相同。
其次，利用图19A和19B说明鳍部15的宽度与高度的比(以下称为宽高比)的优选范围。图19A是表示n通道型FET的鳍部的宽高比的有效范围的、与应变SiGe层的Ge浓度的依存性的图表。图19B是表示P型通道型FET的鳍部的宽高比的有效范围的、与应变SiGe层的Ge浓度的依存性的图形。
在图19A和图19B中，横轴代表应变SiGe层30的Ge浓度，纵轴表示宽高比和性能比。这里，性能比表示第一实施方式的FET的载体移动度(平均值)与第二实施方式的FET的载体移动度(平均值)之比。另外，X符号表示的图代表应变SiGe层30的有效范围的上限值。具体地是，其表示受应变SiGe层30的临界膜厚限制的宽高比的上限值。另外，应变SiGe层30的有效范围的下限值没有用特定的符号表示，为“1”。用黑色矩形符号和白色矩形符号表示的图分别表示比宽高比的有效范围好的上限值和下限值。黑的圆形符号表示的图形表示性能比。
如图19A和图19B所示，宽高比的有效范围因应变SiGe层30的Ge浓度和通道的极性(n通道型或P通道型)而不同。
当详细说明时，如图19A所示，在n通道型FET中，应变Si层的Ge浓度的优选范围的下限值为5％。当小于5％时，在部分应变Si层31上不能生成能很好提高载体移动度的应变。另一方面，应变Si层的Ge浓度的优选范围的上限值为15％。当超过15％时，受应变SiGe层31的临界膜厚的限制，难以通过增大宽高比来提高性能比。
宽高比的有效范围是在应变SiGe层30的Ge浓度的5％以上且15％以下的范围内，以表示其上限和下限的曲线作出的范围。表示宽高比上限的曲线用在Ge浓度5％、10％、15％时，分别连接宽高比为100.00、30.45、17.95的点(X符号)的曲线表示。此外，表示宽高比的下限的曲线在Ge浓度5％、10％、15％中，是宽高比为1.00的直线。
比宽高比的有效范围优选的范围是在应变SiGe层30的Ge浓度的5％以上且15％以下范围内，以表示其上限和下限的曲线作出的范围(斜线的范围)。表示比宽高比优选的上限的曲线，在Ge浓度5％、10％、15％中，分别用连接宽高比为30.45、15.45、14.95的点(黑色矩形符号)的曲线表示。另外，表示比宽高比优选的下限的曲线，在Ge浓度为5％、10％、15％中，分别用连接宽高比为1.10、2.95、5.95的点(白色矩形符号)的曲线表示。在这个范围内，性能比要比1大。
另外，在P通道型FET中，应变Si层的Ge浓度的优选范围的下限值为5％，上限值为30％。下限值和上限值的根据与n通道型FET相同。
宽高比的有效范围是在应变SiGe层30的Ge浓度的5％以上且15％以下的范围内，以表示其上限和下限的曲线作出的范围。表示宽高比上限的曲线在Ge浓度5％、10％、20％、30％时，分别连接宽高比为1000、300、6.95、3.2的点(X符号)的曲线表示。另外，表示宽高比的下限的曲线在Ge浓度5％、10％、20％、30％时，是宽高比为1.00的直线。
比宽高比的有效范围优选的范围是在应变SiGe层30的Ge浓度的5％以上且15％以下的范围内，以表示其上限和下限的曲线作出的范围(斜线的范围)。表示比宽高比优选的上限的曲线，在Ge浓度5％、10％、20％、30％处，分别用连接宽高比为10.45、25.45、5.95、3.00的点(黑色矩形符号)的曲线表示。另外，表示比宽高比优选的下限的曲线，在Ge浓度为5％、10％、20％、30％处，分别用连接宽高比为1.35、1.15、1.30、1.30的点(白色矩形符号)的曲线表示。在这个范围内，性能比要比1大。
n型通道型FET和p型通道的FET的宽高比的有效范围的界限值的根据为，当小于该下限值时，由于栅极的支配力弱，抑制短路通道效果困难，泄漏电流增加，当超过上限时，应变Si层30的膜厚达到临界值，这样可缓和而形成缺陷，产生泄漏电流。
另外，比宽高比的有效范围优选的范围的界限值的根据为，在其下限以上时，在应变SiGe层30的侧面上形成的部分应变层31的应变部分(晶格应变(lattice strain)与第一实施方式比较约为两倍)31b的比例高，性能比讨比1高，当在其下限以下时，可得到1以上的性能比，而且FET制造时的加工性和耐热性提高。
其次，根据附图，说明以上这样构成的半导体装置的制造方法。
图12A～图16C是表示图11的半导体装置的制造方法的工序图。图12A是平面图，图12B是图12A的XIIB-XIIB线的截面图，图12C是图12A的XIIC-XIIC线的截面图，图13A是平面图，图13B是图13A的VIIIB-VIIIB线的截面图，图13C是图13A的VIIIC-VIIIC线的截面图，图14A是平面图，图14B是图14A的XIVB-XIVB线的截面图，图14C是图14A的XIVC-XIVC线的截面图，图15A是平面图，图15B是图15A的XVB-XVB线的截面图，图15C是图15A的XVC-XVC线的截面图，图16A是平面图，图16B是图16A的XVIB-XVIB线的截面图，图16C是图16A的XVIC-XVIC线的截面图。另外，在图12A～图16C，与图4A～图8C相同的符号表示相同或相当的部分。
在图12A～12C的工序中，在本实施方式中，准备按下列顺序在硅层10上形成埋入氧化膜11(厚度约为400nm以下)、硅层33′(厚度约为20nm以下)、具有晶格应变的应变锗化硅层30′(锗浓度10～15％，厚度约20～100nm)的半导体基板作为半导体基板101。该半导体基板101可如下这样制造。
例如，对现有技术的SOI基板进行使用热氧化和烯释的氟化氢酸的湿蚀刻，调整表面的硅层33′，成为所希望的膜厚(约20nm以下)。
然后，洗涤该SOI基板，以后在硅层33′上外延成长锗化硅层(锗浓度10～15％，厚度约20～100nm)。这样，可以得到具有在与其主面平行的方向上有压缩应变、在与其厚度方向垂直的方向上有拉伸应变的锗化硅层30′的半导体基板101。
其次，在图13A～图13C的工序中，首先定义元件区域。具体地是，以作出图形的抗蚀剂掩模或利用等离子体CVD(化学气相沉积)法等堆积的氧化硅膜等作为硬掩模，对硅层33′和锗化硅层33′进行干蚀刻，形成最后成为源极主体部13的长方体形部分(以下称为缓和Si/应变SiGe源极主体部)33′a、30′a，形成最终成为漏极主体部14的长方体形的部分(以下称为缓和Si/应变SiGe漏极主体部)33′b、30′b，以及形成最终成为鳍部15的三个板状部分(以下称为缓和Si/应变SiGe鳍部)33′c、30′c。这里，缓和Si/应变SiGe源极主体部33′a、30′a和缓和Si/应变SiGe漏极主体部33′b、30′b相对，三个缓和Si/应变SiGe鳍部33′c、30′c连接缓和Si/应变SiGe源极主体部33′a、30′a和缓和Si/应变SiGe漏极主体部33′b、30′b。这样，在基板101上定义元件区域。
其次，在图14A～图14C的工序中，首先定义元件区域，利用UHV-VCD(超高真空-化学气相沉积)法，在500～650℃的温度下，通过外延成长硅膜形成厚度约为10～50nm的部分地有拉伸应变的应变硅膜31′。这样，在缓和Si/应变SiGe源极主体部33′a、30′a，缓和Si/应变SiGe漏极主体部33′b、30′b和三个缓和Si/应变SiGe漏极主体部33′c、30′c的上面和侧面形成部分应变硅膜31′。结果，在缓和Si/应变SiGe源极主体部33′a、30′a和在其上面和侧面形成的应变硅膜31′上，形成源极主体部13；在缓和Si/应变SiGe漏极主体部33′b、30′b和在其上面和侧面上形成的应变硅膜31′上，形成漏极主体部14；在缓和Si/应变SiGe鳍部33′c、30c′及其上面和侧面上形成的应变硅膜31′上形成鳍部15。
另外，部分应变硅层31′由在具有应变的锗化硅层30′的上面形成的、没有应变的部分31′a；在锗化硅层30′的侧面上形成的、具有拉伸应变的部分31′b；和在没有应变的硅层33′的侧面形成的、没有应变的部分31′c构成。
以下，图14A～图15C的工序，与第一实施方式相同，因此省略其说明。
但是，由于高温热处理，使锗化硅层30′引起晶格缓和，因此对以下的各个工序的温度必需注意。例如，希望在使用通常的炉的热处理等中，在850°以下的温度下，在急速热处理等中，在1000℃以下的温度下，进行尽可能短时间的处理。
通过进行以上的工序，可得到如图10和图11A～11C所示完成的鳍式FET。
其次，利用图11A，图17A，图17B和图18说明以上这样构成的半导体装置的作用效果。
图17A是表示第二实施方式的半导体装置的鳍部的晶格的应变状态的示意图，图17B是表示图17A的应变SiGe层和部分应变层的晶格的应变状态的示意图，图18是表示第一实施方式的应变Si层的晶格的应变状态的示意图。
如图11A、图17A、图17B所示，本实施方式中，部分应变Si层31具有只在SiGe层30的侧面上形成的部分(应变部分)31b上存在晶格应变。因此，该应变部分31b的载体移动度提高。这是由以下理由造成的。在缓和Si层33上形成的应变SiGe层30，在与基板101的主面平行的方向34上，产生压缩应变，以与缓和Si层33的硅的晶格常数匹配，因此，在与基板101的主面垂直的方向35上，晶格常数变长，以便具有拉伸应变。由于这样，与部分应变Si层31的应变部分31b在与基板101的主面垂直的方向35上产生拉伸应变，以便匹配该变长的应变SiGe层30的晶格常数相对，由于与缓和Si层33的晶格常数匹配，所以部分应变Si层31的、在应变SiGe层30的上面形成的部分31a不产生晶格应变。
如图18所示，第一实施方式的应变Si层16也具有拉伸应变。但是，该拉伸应变与缓和的SiGe的晶格常数对应，因此本实施方式的部分应变Si层31的应变部分31b的拉伸应变与应变而变长的SiGe的晶格常数对应。因此，本实施方式的部分应变Si层31的应变部分31b的载体移动度与第一实施方式的应变层16的载体移动度比较，比晶格应变大的部分更大。
这样，在本实施方式的半导体装置中，与部分应变层31的、具有晶格应变的部分(应变部分31b)和没有晶格应变的部分(第一缓和部分31a和第二缓和部分31c)的比相对应，载体移动度提高，与此相应，电流驱动力增大。因此，本实施方式的半导体装置，在部分应变层31的具有晶格应变部分与没有晶格应变部分的比超过一定值的情况下，具有比实施方式1大的载体移动度和电流驱动力。
另外，在本实施方式的半导体装置中，在制造容易方面比实施方式1的半导体装置优秀。这是因为在本实施方式中，利用在现有技术的SOI基板上形成锗化硅层30′来作为半导体基板101，而没有必要使用制造比较困难的、在绝缘膜上形成缓和的锗化硅层12′的SGOI基板。
( 第二实施例)
以下，利用图12A～图16C说明第二实施例的半导体装置及其制造方法。
在图12A～图12C的工序中，在本实施方式中，准备按下列顺序在硅层10上形成埋入氧化膜11(厚度约为400nm以下)、硅层33′(厚度约为10nm以下)、以及具有晶格应变的应变锗化硅层30′(锗浓度约为30％，厚度约100nm)的半导体基板来作为半导体基板101。该半导体基板101可如下这样制造。
对现有技术的SOI基板进行使用热氧化和烯释的氟化氢酸的湿蚀刻，调整表面的硅层33′，成为所希望的膜厚(约10nm以下)。
然后，洗涤该SOI基板，之后，在硅层33′上外延成长锗化硅层(锗浓度30％，厚度约100nm)。这样，可以得到具有在与其主面平行的方向上有压缩应变、在与其厚度方向垂直的方向上有拉伸应变的锗化硅层30′的半导体基板101。
以下的工序与第一实施方式相同，完成如图10和图11A～11C所示的n通道型晶体管。
由本第二实施例形成的n通道型FET，由于在应变锗化硅层30的侧面上，形成在一个方向具有应变的应变Si膜31b，电子的实际有效移动度提高，电流驱动力增大。而且，如图11A所示，由于利用栅极电极18包围由分别在应变锗化硅层30的条面和侧面上形成的部分应变Si层31构成的立体的通道结构来强化栅极支配力，因此即使在低电压下，也可有高的电流驱动力，可以抑制短路通道效果，因此适合于微细化的设备。
在本实施方式中表示了n通道型FET的结构及其制造方法，但通过使掺杂剂杂质的极性相反，同样可得到P通道型FET的结构及其制造方法。另外，利用n通道型和P通道型FET，可以得到互补型的FET。
另外，在上述第一和第二实施方式中，源极主体部13和漏极主体部14作成长方体形，也可以作成岛状。
另外，作为连接源极主体部13和漏极主体部14的连接部的鳍部15作成板状，也可以作成脊骨状。
本领域技术人员从以上说明中可以明确本发明的各种改良或另外的实施方式。因此，上述说明只是例示解释以给本领域技术人员示教为目的可提供实行本发明的最优形式。在不偏离本发明精神的条件下，可以实质上改变其结构和/或机能的细节。
产业上利用的可能性
本发明的半导体装置，作为可提高电流驱动力的鳍式FET而有用。
本发明的半导体装置的制造方法，作为提高电流驱动的鳍式FET的制造方法而有用。
权利要求书
(按照条约第19条的修改)
1.(修改后)一种半导体装置，其特征在于，包括：
第一绝缘层；
由在所述第一绝缘层上形成的岛状的半导体构成的第一主体部；
由在所述第一绝缘层上形成的岛状半导体构成的第二主体部；
在所述第一绝缘层上，连接所述第一主体部和所述第二主体部而形成的脊骨状的连接部；
由在所述连接部的长度方向上的至少一部分构成的通道区域；
通过第二绝缘层覆盖所述通道区域的外周而形成的栅极电极；
横跨所述第一主体部、和所述连接部的、该第一主体部与所述通道区域之间的部分而形成的源极区域；和
横跨所述第二主体部、和所述连接部的、该第二主体部与所述通道区域之间的部分而形成的漏极区域，其中，
构成所述通道区域的半导体具有晶格应变，
构成所述通道区域的半导体由第一半导体和与所述第一半导体异质接合的比该第一半导体的晶格常数小的第二半导体构成，所述第二半导体具有晶格应变。
2.(删去)
3.(修改后)如权利要求1所述的半导体装置，其特征在于：
所述第一半导体为锗化硅，所述第二半导体为硅。
4.如权利要求3所述的半导体装置，其特征在于：
所述第二半导体的晶格应变为0.8％以上且5.0％以下。
5.如权利要求4所述的半导体装置，其特征在于：
所述第二半导体的晶格应变为1.6％以上且4.2％以下。
6.(修改后)如权利要求1所述的半导体装置，其特征在于：
在所述第一绝缘层上形成由晶格缓和的所述第一半导体构成的第一缓和半导体层，在所述第一缓和半导体层的侧面和上表面上形成由所述第二半导体外延成长而形成的第一应变半导体层。
7.如权利要求6所述的半导体装置，其特征在于：
所述第一半导体中的锗浓度为10％以上且60％以下。
8.如权利要求7所述的半导体装置，其特征在于：
所述第一半导体中的锗浓度为20％以上且50％以下。
9.(修改后)如权利要求1所述的半导体装置，其特征在于：
在所述第一绝缘层上形成由晶格缓和的所述第二半导体构成的第二缓和半导体层，在所述第二缓和半导体层上形成所述第一半导体外延成长而形成的第二应变半导体层，在所述第二缓和半导体层和所述第二应变半导体层的层叠体的侧面和上表面上形成所述第二半导体外延成长而形成的部分应变半导体层。
10.如权利要求9所述的半导体装置，其特征在于：
所述第二应变半导体层中的锗浓度，在所述通道区域中形成的通道为n型的情况下为5％以上且15％以下，在所述通道区域中形成的通道为P型的情况下为5％以上且30％以下。
11.如权利要求10所述的半导体装置，其特征在于：
所述连接部具有矩形的载面形状，该连接部的宽度与高度的比，在所述通道区域中形成的通道为n型的情况下为1以上且100以下，在所述通道区域中形成的通道为P型的情况下为1以上且1000以下。
12.如权利要求11所述的半导体装置，其特征在于：
所述连接部的宽度与高度的比，在所述通道区域中形成的通道为n型的情况下为1.1以上且30.45以下，在所述通道区域中形成的通道为P型的情况下为1.15以上且25.45以下。
13.如权利要求1所述的半导体装置，其特征在于：
所述连接部具有矩形的截面形状，该连接部的侧面为(100)面。
14.(修改后)一种半导体装置的制造方法，其特征在于，包括下列工序：
在第一绝缘层上，形成由岛状的半导体构成的第一主体部和由岛状的半导体构成的第二主体部、以及与所述第一主体部和所述第二主体部连接的脊骨状的连接部的工序(A)；
以通过第二绝缘层覆盖由在所述连接部的长度方向的至少一部分构成的通道区域的外周的方式而形成栅极的工序(B)；和
横跨所述第一主体部、和所述连接部的、该第一主体部与所述通道区域之间的部分而形成源极区域，而且横跨所述第二主体部、和所述连接部的、该第二主体部与所述通道区域之间的部分而形成漏极区域的工序(C)，其中，
在所述工序(A)中，构成所述通道区域的半导体具有晶格应变，
构成所述通道区域的半导体由第一半导体和晶格常数比所述第一半导体小的第二半导体构成。
在所述工序(A)中，在所述第一绝缘层上形成由晶格缓和的所述第一半导体构成的第一缓和半导体层，然后，在所述第一缓和半导体层的侧面和上表面上，使所述第二半导体外延成长而形成第一应变半导体层，这样，在构成所述通道区域的半导体中具有晶格应变。
15.(删去)
16.(删去)
17.(修改后)如权利要求14所述的半导体装置的制造方法，其特征在于：
在所述工序(A)中，在所述第一绝缘层上形成由晶格缓和的所述第二半导体构成的第二缓和半导体层，然后，在所述第二缓和半导体层上，使所述第一半导体外延成长而形成第二应变半导体层，然后，在所述第二缓和半导体层与所述第二应变半导体层的层叠体的侧面和上表面上，使所述第二半导体外延成长而形成部分应变半导体层。
18.(修改后)如权利要求14所述的半导体装置的制造方法，其特征在于：
所述第一半导体为锗化硅，所述第二半导体为硅。
19.如权利要求17所述的半导体装置的制造方法，其特征在于：
在所述工序(A)中，准备SGOI基板，将该SGOI基板的埋入氧化膜作为所述第一绝缘层来使用，将该SGOI基板的锗化硅层作为所述第一半导体层来使用。
20.如权利要求19所述的半导体装置的制造方法，其特征在于：
在所述工序(A)中，准备在SOI基板的硅层上，使锗化硅层外延成长的基板，将该基板的埋入氧化膜、硅层和锗化硅层分别作为所述第一绝缘层、所述第二半导体层和所述第一半导体层来使用。

Claims (20)

1.一种半导体装置，其特征在于，包括：
第一绝缘层；
由在所述第一绝缘层上形成的岛状的半导体构成的第一主体部；
由在所述第一绝缘层上形成的岛状半导体构成的第二主体部；
在所述第一绝缘层上，连接所述第一主体部和所述第二主体部而形成的脊骨状的连接部；
由在所述连接部的长度方向上的至少一部分构成的通道区域；
通过第二绝缘层覆盖所述通道区域的外周而形成的栅极电极；
横跨所述第一主体部、和所述连接部的、该第一主体部与所述通道区域之间的部分而形成的源极区域；和
横跨所述第二主体部、和所述连接部的、该第二主体部与所述通道区域之间的部分而形成的漏极区域，其中，
构成所述通道区域的半导体具有晶格应变。
2.如权利要求1所述的半导体装置，其特征在于：
构成所述通道区域的半导体由第一半导体和与所述第一半导体异质接合的比该第一半导体的晶格常数小的第二半导体构成，所述第二半导体具有晶格应变。
3.如权利要求2所述的半导体装置，其特征在于：
所述第一半导体为锗化硅，所述第二半导体为硅。
4.如权利要求3所述的半导体装置，其特征在于：
所述第二半导体的晶格应变为0.8％以上且5.0％以下。
5.如权利要求4所述的半导体装置，其特征在于：
所述第二半导体的晶格应变为1.6％以上且4.2％以下。
6.如权利要求2所述的半导体装置，其特征在于：
在所述第一绝缘层上形成由晶格缓和的所述第一半导体构成的第一缓和半导体层，在所述第一缓和半导体层的侧面和上表面上形成由所述第二半导体外延成长而形成的第一应变半导体层。
7.如权利要求6所述的半导体装置，其特征在于：
所述第一半导体中的锗浓度为10％以上且60％以下。
8.如权利要求7所述的半导体装置，其特征在于：
所述第一半导体中的锗浓度为20％以上且50％以下。
9.如权利要求2所述的半导体装置，其特征在于：
在所述第一绝缘层上形成由晶格缓和的所述第二半导体构成的第二缓和半导体层；在所述第二缓和半导体层上形成所述第一半导体外延成长的第二应变半导体层；在所述第二缓和半导体层和所述第二应变半导体层的层叠体的侧面和上表面上形成所述第二半导体外延成长的部分应变半导体层。
10.如权利要求9所述的半导体装置，其特征在于：
所述第二应变半导体层中的锗浓度，在所述通道区域中形成的通道为n型的情况下为5％以上且15％以下，在所述通道区域中形成的通道为P型的情况下为5％以上且30％以下。
11.如权利要求10所述的半导体装置，其特征在于：
所述连接部具有矩形的载面形状，该连接部的宽度与高度的比，在所述通道区域中形成的通道为n型的情况下为1以上且100以下，在所述通道区域中形成的通道为P型的情况下为1以上且1000以下。
12.如权利要求11所述的半导体装置，其特征在于：
所述连接部的宽度与高度的比，在所述通道区域中形成的通道为n型的情况下为1.1以上且30.45以下，在所述通道区域中形成的通道为P型的情况下为1.15以上且25.45以下。
13.如权利要求1所述的半导体装置，其特征在于：
所述连接部具有矩形的截面形状，该连接部的侧面为(100)面。
14.一种半导体装置的制造方法，其特征在于，包括下列工序：
在第一绝缘层上，形成由岛状的半导体构成的第一主体部和由岛状的半导体构成的第二主体部、以及与所述第一主体部和所述第二主体部连接的脊骨状的连接部的工序(A)；
以通过第二绝缘层覆盖由在所述连接部的长度方向的至少一部分构成的通道区域的外周的方式而形成栅极的工序(B)；和
横跨所述第一主体部、和所述连接部的、该第一主体部与所述通道区域之间的部分而形成源极区域，而且横跨所述第二主体部、和所述连接部的、该第二主体部与所述通道区域之间的部分而形成漏极区域的工序(C)，其中，
在所述工序(A)中，构成所述通道区域的半导体具有晶格应变。
15.如权利要求14所述的半导体装置的制造方法，其特征在于：
构成所述通道区域的半导体由第一半导体和晶格常数比所述第一半导体小的第二半导体构成。
16.如权利要求15所述的半导体装置的制造方法，其特征在于：
在所述工序(A)中，在所述第一绝缘层上形成由晶格缓和的所述第一半导体构成的第一缓和半导体层，然后，在所述第一缓和半导体层的侧面和上表面上，使所述第二半导体外延成长而形成第一应变半导体层。
17.如权利要求15所述的半导体装置的制造方法，其特征在于：
在所述工序(A)中，在所述第一绝缘层上形成由晶格缓和的所述第二半导体构成的第二缓和半导体层，然后，在所述第二缓和半导体层上，使所述第一半导体外延成长而形成第二应变半导体层，然后，在所述第二缓和半导体层与所述第二应变半导体层的层叠体的侧面和上表面上，使所述第二半导体外延成长而形成部分应变半导体层。
18.如权利要求15所述的半导体装置的制造方法，其特征在于：
所述第一半导体为锗化硅，所述第二半导体为硅。
19.如权利要求17所述的半导体装置的制造方法，其特征在于：
在所述工序(A)中，准备SGOI基板，将该SGOI基板的埋入氧化膜作为所述第一绝缘层来使用，将该SGOI基板的锗化硅层作为所述第一半导体层来使用。
20.如权利要求19所述的半导体装置的制造方法，其特征在于：
在所述工序(A)中，准备在SOI基板的硅层上，使锗化硅层外延成长的基板，将该基板的埋入氧化膜、硅层和锗化硅层分别作为所述第一绝缘层、所述第二半导体层和所述第一半导体层来使用。
CNA200480015008XA 2003-05-30 2004-05-31 半导体装置及其制造方法 Pending CN1799146A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP155043/2003 2003-05-30
JP2003155043 2003-05-30

Publications (1)

Publication Number Publication Date
CN1799146A true CN1799146A (zh) 2006-07-05

Family

ID=33487345

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA200480015008XA Pending CN1799146A (zh) 2003-05-30 2004-05-31 半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US7473967B2 (zh)
EP (1) EP1643560A4 (zh)
JP (1) JP4277021B2 (zh)
CN (1) CN1799146A (zh)
WO (1) WO2004107452A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014161285A1 (zh) * 2013-04-03 2014-10-09 北京大学 一种抗单粒子辐射的多栅器件及其制备方法
CN104241366A (zh) * 2013-06-07 2014-12-24 台湾积体电路制造股份有限公司 FinFET器件的源极区和漏极区中的位错形成
US9768256B2 (en) 2014-03-21 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
CN107230701A (zh) * 2016-03-25 2017-10-03 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
WO2006076151A2 (en) 2004-12-21 2006-07-20 Carnegie Mellon University Lithography and associated methods, devices, and systems
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7575975B2 (en) * 2005-10-31 2009-08-18 Freescale Semiconductor, Inc. Method for forming a planar and vertical semiconductor structure having a strained semiconductor layer
US7615806B2 (en) 2005-10-31 2009-11-10 Freescale Semiconductor, Inc. Method for forming a semiconductor structure and structure thereof
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
JP2007207837A (ja) 2006-01-31 2007-08-16 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2007299951A (ja) * 2006-04-28 2007-11-15 Toshiba Corp 半導体装置およびその製造方法
US20090321830A1 (en) * 2006-05-15 2009-12-31 Carnegie Mellon University Integrated circuit device, system, and method of fabrication
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
EP1900681B1 (en) * 2006-09-15 2017-03-15 Imec Tunnel Field-Effect Transistors based on silicon nanowires
US7456471B2 (en) * 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7772048B2 (en) * 2007-02-23 2010-08-10 Freescale Semiconductor, Inc. Forming semiconductor fins using a sacrificial fin
FR2913526B1 (fr) * 2007-03-09 2009-05-29 Commissariat Energie Atomique Procede de fabrication d'un transistor a effet de champ a grilles auto-alignees
EP2001047A1 (en) * 2007-06-07 2008-12-10 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
JP2009076575A (ja) 2007-09-19 2009-04-09 Elpida Memory Inc 半導体装置の製造方法
JP4966153B2 (ja) * 2007-10-05 2012-07-04 株式会社東芝 電界効果トランジスタおよびその製造方法
US8288756B2 (en) * 2007-11-30 2012-10-16 Advanced Micro Devices, Inc. Hetero-structured, inverted-T field effect transistor
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US20110291188A1 (en) * 2010-05-25 2011-12-01 International Business Machines Corporation Strained finfet
JP5713837B2 (ja) 2011-08-10 2015-05-07 株式会社東芝 半導体装置の製造方法
CN103779226B (zh) * 2012-10-23 2016-08-10 中国科学院微电子研究所 准纳米线晶体管及其制造方法
CN105264655B (zh) * 2013-06-25 2018-08-03 英特尔公司 具有局部层间互连的单片三维(3d)ic
US9443963B2 (en) 2014-04-07 2016-09-13 International Business Machines Corporation SiGe FinFET with improved junction doping control
US9472575B2 (en) 2015-02-06 2016-10-18 International Business Machines Corporation Formation of strained fins in a finFET device
US20170084454A1 (en) * 2015-09-17 2017-03-23 International Business Machines Corporation Uniform height tall fins with varying silicon germanium concentrations

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
US5461250A (en) * 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
JP3543946B2 (ja) * 2000-04-14 2004-07-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
JP2002057329A (ja) 2000-08-09 2002-02-22 Toshiba Corp 縦型電界効果トランジスタ及びその製造方法
KR100495023B1 (ko) 2000-12-28 2005-06-14 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
JP2002280568A (ja) * 2000-12-28 2002-09-27 Toshiba Corp 半導体装置及びその製造方法
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6458662B1 (en) * 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
JP3647777B2 (ja) * 2001-07-06 2005-05-18 株式会社東芝 電界効果トランジスタの製造方法及び集積回路素子
JP3782021B2 (ja) 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
US6635909B2 (en) 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US6800910B2 (en) * 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
JP4546021B2 (ja) * 2002-10-02 2010-09-15 ルネサスエレクトロニクス株式会社 絶縁ゲート型電界効果型トランジスタ及び半導体装置
US6803631B2 (en) 2003-01-23 2004-10-12 Advanced Micro Devices, Inc. Strained channel finfet
US6762483B1 (en) * 2003-01-23 2004-07-13 Advanced Micro Devices, Inc. Narrow fin FinFET
US7304336B2 (en) 2003-02-13 2007-12-04 Massachusetts Institute Of Technology FinFET structure and method to make the same
KR100483425B1 (ko) 2003-03-17 2005-04-14 삼성전자주식회사 반도체소자 및 그 제조 방법
TWI231994B (en) * 2003-04-04 2005-05-01 Univ Nat Taiwan Strained Si FinFET
US6943407B2 (en) * 2003-06-17 2005-09-13 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US6921982B2 (en) * 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
KR100596508B1 (ko) * 2003-12-26 2006-07-05 한국전자통신연구원 ＦｉｎＦＥＴ 및 Fin 채널 제조방법
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7279735B1 (en) * 2004-05-05 2007-10-09 Spansion Llc Flash memory device
US6972461B1 (en) * 2004-06-30 2005-12-06 International Business Machines Corporation Channel MOSFET with strained silicon channel on strained SiGe

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014161285A1 (zh) * 2013-04-03 2014-10-09 北京大学 一种抗单粒子辐射的多栅器件及其制备方法
US9508852B2 (en) 2013-04-03 2016-11-29 Peking University Radiation-hardened-by-design (RHBD) multi-gate device
CN104241366A (zh) * 2013-06-07 2014-12-24 台湾积体电路制造股份有限公司 FinFET器件的源极区和漏极区中的位错形成
CN104241366B (zh) * 2013-06-07 2017-06-13 台湾积体电路制造股份有限公司 FinFET器件的源极区和漏极区中的位错形成
US9768256B2 (en) 2014-03-21 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
US10153344B2 (en) 2014-03-21 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
US10741642B2 (en) 2014-03-21 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of finFET devices
US11211455B2 (en) 2014-03-21 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
CN107230701A (zh) * 2016-03-25 2017-10-03 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107230701B (zh) * 2016-03-25 2021-10-15 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
EP1643560A4 (en) 2007-04-11
JP4277021B2 (ja) 2009-06-10
US7473967B2 (en) 2009-01-06
WO2004107452B1 (ja) 2005-03-17
US20070052041A1 (en) 2007-03-08
JPWO2004107452A1 (ja) 2006-07-20
WO2004107452A1 (ja) 2004-12-09
EP1643560A1 (en) 2006-04-05

Similar Documents

Publication Publication Date Title
CN1799146A (zh) 半导体装置及其制造方法
CN100352020C (zh) 场效应晶体管器件及其制造方法
CN1235291C (zh) 半导体器件和半导体器件的制造方法
US9490365B2 (en) Structure and formation method of fin-like field effect transistor
US9502409B2 (en) Multi-gate semiconductor devices
US9502538B2 (en) Structure and formation method of fin-like field effect transistor
CN1805144A (zh) 半导体集成电路及其制造工艺
CN1855495A (zh) 具有垂直定向的栅电极的场效应晶体管及其制造方法
CN1591906A (zh) 场效应型晶体管及其制造方法
CN1881614A (zh) Mos型半导体器件及其制造方法
CN1487599A (zh) 具有多个叠置沟道的场效应晶体管
CN1956223A (zh) 半导体装置及其制造方法
CN101075562A (zh) 制造晶体管结构的方法
TWI736600B (zh) 高電子遷移率電晶體
CN1449585A (zh) 半导体器件及其制造方法
CN1542966A (zh) 可同时具有部分空乏晶体管与完全空乏晶体管的芯片及其制作方法
CN1577774A (zh) 半导体装置的制造方法
US9490346B2 (en) Structure and formation method of fin-like field effect transistor
CN1674298A (zh) 场效应晶体管
CN1909243A (zh) 半导体装置及其制造方法
CN1893002A (zh) 半导体器件的制造方法和半导体器件
CN1909247A (zh) 场效应晶体管及其制造方法
US20150303283A1 (en) Method for manufacturing semiconductor device
KR20190021292A (ko) 핀을 감싸는 에피택셜 구조를 가진 FinFET 디바이스 및 그 제조 방법
CN1299361C (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication