CN1711630A - 磨平栅极材料以改善半导体装置中的栅极特征尺寸的方法 - Google Patents
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Abstract
一种制造半导体装置(100)的方法，包括在绝缘层(120)上形成鳍式结构(210)。该鳍式结构(210)可包括侧表面以及上表面。该方法还可包括在该鳍式结构(210)上沉积栅极材料层(320)以及平坦化该已沉积的栅极材料层(320)。可在该已平坦化的栅极材料层(320)上沉积抗反射涂层(520)，并且通过该抗反射涂层(520)从该已平坦化的栅极材料层(320)形成栅极结构(510)。
Description
技术领域
本发明涉及一种半导体装置以及制造半导体装置的方法，特别是涉及适用于双栅极装置者。
背景技术
由于对有关超大规模集成电路的高密度及性能的需求逐渐增加，半导体装置需要要求其设计尺寸(诸如栅极长度在100纳米以下)，高可靠性以及增加的制造产量。将设计尺寸缩减至100纳米以下是对现有方法技术的极限的挑战。
例如，当公知的平面金属氧化物半导体场效应晶体管(MOSFETs)的栅极长度范围在100纳米以下时，与短沟道效应有关的问题(诸如在源极与漏极间的过量泄漏)变得越来越难以克服。此外，迁移率减低退化以及一些制程问题也使得公知的金属氧化物半导体场效应晶体管的尺寸范围难以包括越来越小的装置尺寸。因此必须探究新的装置结构，以改进场效应晶体管(FET)性能并允许更小的装置。
双栅极金属氧化物半导体场效应晶体管代表已经被视为接替现有平面金属氧化物半导体场效应晶体管的新结构。在若干方面中，该双栅极金属氧化物半导体场效应晶体管提供优于公知硅块状双栅极金属氧化物半导体场效应晶体管的特征。由于该双栅极金属氧化物半导体场效应晶体管在沟道的两侧均具有栅极电极，而不像公知金属氧化物半导体场效应晶体管仅在一侧上具有栅极电极，因此提升了这些改进处。当具有两个栅极时，由漏极所产生的电场将从沟道的源极端较好地屏蔽。此外，两个栅极大体上可控制等同单一栅极两倍的电流，而产生较强的开关信号。
鳍式场效应晶体管(FinFET)为最近以来可展现良好短沟道行为的双栅极结构。鳍式场效应晶体管包括形成于垂直鳍式结构中的沟道。该鳍式场效应晶体管结构可使用近似于用以形成公知平面金属氧化物半导体场效应晶体管的布局及制程技术而制造。
发明内容
本发明的目的在于提供一种形成鳍式场效应晶体管装置的方法，该方法改进栅极的特征尺寸(CD)。在栅极图案化之前，可磨平栅极材料。此外，可在该已磨平的栅极材料上形成抗反射涂层。
本发明的其它优点以及其它特征将由下列说明在某种程度上使本领域技术人员在下列审视中更为清楚或可由本发明的实施方式中学习。本发明的优点及特征可由所附的权利要求范围中所特别指出的来了解并获得。
根据本发明的一个方面，通过用于制造半导体装置的方法可在某种程度上获得前述或其它优点，该方法包括在绝缘层上形成鳍式结构。该鳍式结构可包括侧表面以及上表面。该方法亦可包括在该鳍式结构之上沉积栅极材料并且磨平该已沉积的栅极材料。抗反射涂层可沉积在该已磨平的栅极材料上，并且使用该抗反射涂层而从该已磨平的栅极材料形成栅极结构。
根据本发明的另一方面，用于制造半导体装置的方法可包括在绝缘层上形成鳍式结构以及在该鳍式结构之上沉积多晶硅。该方法也可包括研磨该多晶硅以获得平坦上表面以及在该多晶硅的平坦上表面上沉积抗反射涂层。并通过该抗反射涂层而从该多晶硅形成栅极结构。
根据本发明的又一方面，用于制造半导体装置的方法可包括在绝缘层上形成鳍式结构以及在该鳍式结构之上沉积多晶硅。该方法也可包括研磨该多晶硅以获得平坦的上表面以及在该多晶硅的平坦上表面上沉积抗反射涂层。该方法进一步可包括在该抗反射涂层之上沉积光阻层以及图案化该光阻层以定义栅极结构。可由该已定义的栅极结构周围蚀刻该多晶硅。
本发明的其它优点以及特征将由下列详细叙述使本领域技术人员更为清楚。所显示及说明的实施例提供完成本发明所思考的最佳模式。本发明可在不同而显而易见的方面进行修改，而这些修改均未背离本发明。因此，这些附图本质上视为说明之用，而不是用来限制本发明。
附图说明
图1为根据本发明的具体实施例显示可用于形成鳍式结构的示范层的横截面图。
图2A为概略显示根据本发明的具体实施例的鳍式结构的顶视图。
图2B为显示根据本发明的具体实施例形成图2A的鳍式结构的横截面图。
图3为显示根据本发明的具体实施例在图2B的装置上形成的栅极介电层以及栅极材料的横截面图。
图4为根据本发明的具体实施例磨平图3的栅极材料的横截面图。
图5A为概略显示根据本发明的具体实施例的鳍式结构的顶视图。
图5B为显示根据本发明的具体实施例形成图5A的鳍式结构的横截面图。
图6A及图6B为显示根据本发明的具体实施例改进鳍式结构蚀刻轮廓的横截面图。
图7A至图7C为本发明另一实施方式垂直地均匀掺杂的源极-漏极接合面以及栅极的横截面图以及顶视图。
具体实施方式
参考附图详细说明本发明的具体实施方式。在不同附图中相同的组件符号代表相同或类似的组件。此外，下列详细说明并非用以限制本发明。相反地，本发明的范围由所附的权利要求范围及其等效所定义。
本发明的目的在于提供一种形成鳍式场效应晶体管(FinFET)装置的方法，该方法改进在栅极中的最小特征尺寸。为改进该最小特征尺寸，在栅极图案化之前，可磨平栅极材料。此外，可在该已磨平的栅极材料上形成抗反射涂层。
图1为根据本发明的实施例所形成的半导体装置100的横截面图。参考图1，半导体装置100可包括绝缘体上硅(Silicon on insulator，SOI)结构，该绝缘体上硅结构包括硅基板110、埋设氧化物层120以及形成于该埋设氧化物层120上的硅层130。埋设氧化物层120以及硅层130可根据公知方式形成于基板110上。
在一个具体实施例中，埋设氧化物层120可包括硅氧化物并且可具有范围在约1000埃至约3000埃间的厚度。硅层130可包括厚度范围在约300埃至约1500埃间的单晶或多晶硅。如下详述，硅层130用于形成作为双栅极晶体管装置的鳍式结构。
在本发明另一实施例中，基板110以及硅层130可包括其它诸如锗的半导体材料、或者是诸如硅-锗的半导体材料的结合。埋设氧化物层120亦可包括其它的介电材料。
诸如氮化硅层或氧化硅层(即，SiO2)的介电层140可形成于硅层130之上，以作为后续蚀刻制程期间的保护盖。在一具体实施例中，介电层140可沉积为范围在约150埃至约700埃间的厚度。接下来，可沉积光阻材料并将该光阻材料图案化，以形成后续制程用的光阻掩膜150。该光阻可根据任何公知方式予以沉积并图案化。
接着可蚀刻半导体装置100并可移除该光阻掩膜150。在一具体实施例中，硅层130可根据公知方式予以蚀刻，并蚀刻至埋设氧化物层120上为止，以形成鳍式结构。在形成鳍式结构之后，可在邻接该鳍式结构的各个端部上形成源极及漏极区域。例如，在一具体实施例中，可根据公知方式沉积、图案化以及蚀刻硅层、锗层、或结合硅及锗的膜层，以形成源极及漏极区域。
图2A为概略显示以这种方式所形成于半导体装置100上的鳍式结构的顶视图，根据本发明的一具体实施例，可在埋设氧化物层120上形成邻接该鳍式结构210的各个端部且在该鳍式结构210的端部上的源极区域220以及漏极区域230。
图2B为根据本发明的具体实施例形成的鳍式结构210沿图2A中A-A’线段的横截面图。如上所述，可蚀刻介电层140以及硅层130以形成鳍式结构210。鳍式结构210可包括硅层130以及介电层140。
图3为根据本发明的具体实施例在鳍式结构210上形成栅极介电层以及栅极材料的横截面图。可在鳍式结构210上形成介电层。例如，如图3所示，可在鳍式结构210上加热生长出薄氧化物薄膜310。该氧化物薄膜310可生长至厚度为约10埃至约50埃，并且可在鳍式结构210中的硅层130暴露侧表面上形成该氧化物薄膜310，以将该氧化物薄膜310当作介电层而作为后续形成的栅极电极。与该氧化物薄膜310相同的是，该介电层140可为鳍式结构210的上表面提供电气绝缘。
在形成该氧化物薄膜310后，可在半导体装置100之上沉积栅极材料层320。该栅极材料层320可包括后续形成栅极电极的材料。在一具体实施例中，该栅极材料层320可包括使用公知化学气相沉积(CVD)或其它众所周知的技术所沉积的多晶硅。此外，其它诸如锗或结合硅及锗的半导体材料、或各种不同的金属均可用以作为该栅极材料。
图4为根据本发明的具体实施例磨平该栅极材料层320的横截面图。磨平该栅极材料层320可移除在该材料中任何不平坦的突出物，诸如在图3中的鳍式结构210上所显示的。回到图4，可进行化学机械抛光(CMP)或其它公知技术，使得栅极材料层320的上表面实质上呈现平坦。在一个具体实施例中，如图4所示，该平坦的栅极材料层320可在该介电层140之上延伸。在磨平后的栅极材料层320厚度可在约700埃至约2000埃间的范围。
根据本发明的原则的另一具体实施例(未示出)，该栅极材料层320可磨平至该介电层140的上表面为止。结果，该栅极材料层320的上表面可在该鳍式结构210上由该介电层140的上表面所隔开。在此实施例中，可将栅极材料层320图案化成两个物理上及电气上分开的栅极。
图5A概略显示根据本发明的具体实施例的半导体装置100的顶视图。如图所示，可图案化栅极结构510以延伸越过该鳍式结构210的沟道区域。栅极结构510可包括接近该鳍式结构210侧边的栅极部以及由该鳍式结构210间隔开的较大的电极部。栅极结构510的电极部可提供可访问的电气触点，以偏压该栅极部或者用其它方式控制该栅极部。
图5B显示根据本发明的具体实施例形成图5A的半导体装置100的横截面图。栅极结构510可通过微影术(例如，光刻法)而定义于栅极材料层320中。底部抗反射涂层(BARC)520可沉积在该平坦的栅极材料层320上。如本领域技术人员应了解的是，光阻可沉积在该底部抗反射涂层520上并且图案化于该栅极结构510的形状中。
接着可选择性蚀刻栅极材料层320，以在半导体装置100上的栅极材料层320以外形成该栅极结构510。该平坦的栅极材料层320可提供至少一平坦的底部表面作为底部抗反射涂层520，并且倾向于令底部抗反射涂层520的上表面平坦。底部抗反射涂层520的厚度范围可在约100埃至约500埃。由于该平坦的栅极材料层320之故，在该底部抗反射涂层520上的光阻可更精确地图案化，而且该栅极结构510的特征尺寸(CD)(即，其最小结构尺寸)可予以改进。例如，因为通过化学机械抛光而磨平栅极材料层320之故，可获得的栅极特征尺寸在约20纳米至约50纳米。因此，在典型的鳍式场效应晶体管栅极定义期间，相对于高度不平坦的表面，栅极材料层320平坦的上表面可改进栅极结构510的特征尺寸。
接着可掺杂该源极/漏极区域220及230。例如，可在该源极/漏极区域220及区域230中植入n型或p型杂质。特定的杂质剂量以及能量可基于特定端装置需求而选定，本领域技术人员可基于电路要求优化该源极/漏极植入制程，而且，为使本发明重点更为清晰易懂，在此对于这些动作未予揭露。此外，在进行该源极/漏极离子植入之前，可选择性形成侧壁间隔件(未示出)，以基于特定电路要求来控制该源极/漏极接合面的位置。接下来可进行活化退火，以将该源极/漏极区域220及230活化。
因此，根据本发明，在双栅极鳍式场效应晶体管装置中的栅极特征尺寸通过在沉积底部抗反射涂层520以及定义该栅极之前即先磨平栅极材料层320而进行改进。有利的是，最后所得的结构展现出良好的短沟道行为。此外，本发明提供增加的灵活性并且可轻易地集成到公知制程中。
其它实施方式
在其它实施方式中，希望改进鳍式场效应晶体管的鳍式结构中的蚀刻轮廓。图6A显示鳍式结构600的典型蚀刻轮廓的横截面图。使用一般的多蚀刻制程(poly etch process)，鳍式结构600可形成于如图6A中所示的绝缘体上硅结构的埋设氧化物层605上。鳍式结构600可包括硅部分610、二氧化硅层620、氮化硅层630、以及光阻掩膜层640。使用典型的蚀刻制程以形成鳍式结构600可造成图6A中所示的“大底座(footing)”，此处硅部分610的基底增加了其基底的宽度。此底座可令所得的FinFET中产生不同的沟道尺寸。
图6B显示鳍式结构600的改进的垂直蚀刻轮廓的横截面图。使用T式栅极或缺口栅极蚀刻法(Notch gate etch approach)，则鳍式结构600可根据图6B中所示的改善轮廓而形成于绝缘体上硅结构的埋设氧化物层605上。首先，可将该光阻掩膜层640修整至适当形状。二氧化硅层620及该氮化硅层630的开口可通过移除该光阻掩膜层640而制造出来。
残留的硅层610可在下列三个阶段中蚀刻：主要蚀刻、软着陆(Softlanding)以及过蚀刻。主要蚀刻阶段可使用CF4/HBr/Cl2/He-O2气体组合物，该软着陆阶段可使用HBr/He-O2气体组合物，该过蚀刻阶段则亦可使用HBr/He-O2气体组合物。如本领域技术人员可了解者，也可使用其它气体组合物。通过改变该软着陆以及该过蚀刻的气体比例、压力以及动力，鳍式结构600的整体蚀刻轮廓可予以补偿，以形成垂直轮廓。为了更加等向的蚀刻，当需要时可添加Cl2至该软着陆以及该过蚀刻阶段。以此方式，显示于图6A中的鳍式结构600的底座蚀刻轮廓可改进为图6B中所示的垂直轮廓。
在其它实施例中，想要的是具有垂直而均匀掺杂的接合面以及栅极的鳍式场效应晶体管。图7A至图7C显示根据本发明另一实施方式的等离子掺杂的源极-漏极接合面以及栅极的横截面图以及顶视图。可在硅层710上形成栅极720以及间隔件730，而硅层710可形成至鳍式结构中。图7B显示落在源极区域740以及漏极区域750间的鳍式结构700的顶视图。
如图7A及图7B所示，在图案化该栅极720之后，该源极区域740以及漏极区域750可掺杂有等离子。在一个实施例中，该等离子可包括砷(As)。图7C显示垂直掺杂的源极以及漏极740以及750。在此方式中，该源极/漏极接合面可在垂直方向中均匀掺杂。
在前述说明中，为使本发明完全被了解，诸如特定材料、结构、化学制品、制程等均以多个特定细节提出。然而，本发明可在不借助在此所提出的特定细节而加以实施。在其它的例子中，为避免模糊本发明的重点，对公知处理结构的细节不再作说明。
根据本发明，用于制造半导体装置的介电及导电层可通过公知沉积技术而沉积。例如，可应用诸如不同类型的化学气相沉积制程的金属化技术，该化学气相沉积制程的不同类型包括，低压化学气相沉积(LPCVD)以及增强化学气相沉积(ECVD)。
本发明可用于形成不同类型的半导体装置，并且为避免模糊本发明的重点，细节部分不再提出。在实现本发明时，可应用公知的光刻法以及蚀刻技术，这些技术的细节在此不再详细地提出。
在本揭露中仅显示及说明本发明的优选实施及其多个功能的一些例子。应了解的是，本发明可使用于其它不同的组合以及环境中，并且可在此所表达的发明概念的范畴之内进行修改。
在本发明的叙述中所使用的组件、动作或操作指示除了明确叙述者以外，均不应解释为对本发明而言是不可或缺或是必要的。此外，在此所使用的冠词“一(a)”意指包括一个或更多个事项。只有在意指一个事项之处，才使用“一个(one)”或类似语言文字。本发明的范畴由所附的权利要求范围及其等效所定义。
Claims (10)
1.一种制造半导体装置(100)的方法，包括：
在绝缘层(120)上形成鳍式结构结构(210)，该鳍式结构(210)包括侧表面以及上表面；
在该鳍式结构(210)上沉积栅极材料层(320)；
平坦化该已沉积的栅极材料层(320)；
在该已平坦化的栅极材料层(320)上沉积抗反射涂层(520)；以及
通过该抗反射涂层(520)从该已平坦化的栅极材料层(320)形成栅极结构(510)。
2.如权利要求1所述的方法，其中，该平坦化步骤包含：
由化学机械制程抛光该已沉积的栅极材料层(320)的上表面。
3.如权利要求1所述的方法，其中，形成栅极结构(510)的步骤包含：
在该抗反射涂层(520)之上沉积光阻层；
图案化该光阻层以定义该栅极结构(510)；以及
选择性蚀刻该光阻层以及该栅极材料层(320)以形成该栅极结构(510)。
4.如权利要求1所述的方法，其中，该栅极结构(510)的最小尺寸小于或等于约50纳米。
5.一种制造半导体装置(100)的方法，包括：
在绝缘层(120)上形成鳍式结构(210)；
在该鳍式结构(210)上沉积多晶硅(320)；
抛光该多晶硅(320)以获得平坦的上表面；
在该多晶硅(320)平坦的上表面上沉积抗反射涂层(520)；以及
通过该抗反射涂层(520)从该多晶硅(320)形成栅极结构(510)。
6.如权利要求5所述的方法，其中，该抛光包括对多晶硅(320)的化学机械抛光。
7.如权利要求5所述的方法，其中，形成栅极结构(510)包含：
在该抗反射涂层(520)之上沉积光阻层；
图案化该光阻层以定义该栅极结构(510)；以及
由该已定义的栅极结构(510)周围移除该多晶硅(320)。
8.如权利要求5所述的方法，其中，该栅极结构(510)的最小尺寸介于约20纳米至约50纳米之间。
9.一种制造半导体装置(100)的方法，包括：
在绝缘层(120)上形成鳍式结构(210)；
在该鳍式结构(210)之上沉积多晶硅(320)；
在该多晶硅(320)上沉积抗反射涂层(520)；
在该抗反射涂层(520)之上沉积光阻层；
图案化该光阻层以定义栅极结构(510)；以及
由该已定义的栅极结构(510)周围蚀刻该多晶硅(320)，该方法的特征在于：
在沉积该抗反射涂层(520)之前研磨该多晶硅(320)以获得平坦的上表面。
10.如权利要求9所述的方法，其中，该已定义的栅极结构(510)的最小尺寸介于约20纳米至约50纳米之间。
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