CN1630094A - 多重栅极晶体管与其形成方法及形成一半导体组件的方法 - Google Patents

多重栅极晶体管与其形成方法及形成一半导体组件的方法 Download PDF

Info

Publication number
CN1630094A
CN1630094A CN200410062639.9A CN200410062639A CN1630094A CN 1630094 A CN1630094 A CN 1630094A CN 200410062639 A CN200410062639 A CN 200410062639A CN 1630094 A CN1630094 A CN 1630094A
Authority
CN
China
Prior art keywords
semiconductor
semiconductor fin
substrate
gate electrode
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200410062639.9A
Other languages
English (en)
Other versions
CN100530688C (zh
Inventor
杨育佳
杨富量
胡正明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1630094A publication Critical patent/CN1630094A/zh
Application granted granted Critical
Publication of CN100530688C publication Critical patent/CN100530688C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7857—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET of the accumulation type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection

Abstract

本发明揭露一种多重栅极晶体管，其包括一半导体鳍片形成于部分半导体块材基底上，一栅极介电质覆盖于部分半导体鳍片上，且一栅电极覆盖于该栅极介电质之上；一源极区与一漏极区相对形成于邻近栅电极的半导体鳍片上。于较佳实施例中，栅电极的底部表面较源极－基底接面或漏极－基底接面为低。

Description

多重栅极晶体管与其形成方法及形成一半导体组件的方法
技术领域
本发明是有关于一种半导体组件，且特别有关于一种形成于半导体块材基底上的多重栅极晶体管。
背景技术
今用于生产超大规模集成电路(ultra-large scale integratedcircuits；ULSI)的极具优势的半导体技术为金属氧化半导体场效应晶体管(metal-oxide-semiconductor field effect transistor；MOSFET)技术。过去数十年来，由于金属氧化半导体场效应晶体管尺寸的缩小，使得组件的操作效能、电路密度(circuit density)、以及每单位效能所花费的成本均获得持续的改善。然而，随着传统块金属氧化半导体场效应晶体管(bulk MOSFET)内栅极长度(gate length)的缩小，源极和漏极与其间沟道的相互作用逐渐增加，并逐渐影响到该沟道势能(channel potential)，因此一栅极长度小的晶体管容易遭受栅极对其沟道的开启/关闭状态的控制能力不足的问题。
该有关短沟道长度的晶体管所减少对栅极控制的现象即所谓的短沟道效应(short-channel effects；SCE)，而增加主体掺杂浓度(body dopingconcentration)、降低栅极氧化层厚度以及超浅源极/漏极接面(ultrashallow source/drain junction)均可抑制该短沟道效应。然而，当组件尺寸进入次50纳米时代(sub-50nm regime)，其主体掺杂浓度、栅极氧化层厚度以及源极/漏极掺杂轮廓(doping profile)的需求愈发难以达其理想，尤其当传统组件构造架构于块硅基底上。
当组件尺寸缩小至次30纳米时代，一种控制短沟道效应的有效方法即使用另一种多于一个栅极的晶体管结构，亦即一种多重栅极晶体管(multiple-gate transistor)。先前技术的多重栅极晶体管是形成于一绝缘层上有硅(silicon-on insulator；SOI)的基底上。一种先前技术的多重栅极晶体管10以平面图显示于图1中，该多重栅极晶体管的结构是包括一硅鳍片12覆盖于绝缘层14上，该绝缘层14是覆盖于一基底(视图2的组件22)上；一栅极介电质(视图2的组件20)包覆部分硅鳍片12，且一栅电极16横跨该硅鳍片12，而该栅极介电质20则隔绝了该栅电极16以及硅鳍片12。
该多重栅极晶体管的例子包含了双重栅极晶体管(double-gatetransistor)、三重栅极晶体管(triple-gate transistor)、欧米茄场效应晶体管(omega field-effect transistor)、以及环绕型栅极(surround-gate)或包裹环绕型栅极(wrap-around gate)晶体管。多重栅极晶体管的结构预期可以加强互补型金属氧化半导体(Complementay Metal Oxide Semiconductor；CMOS)技术的尺寸缩小能力，超越传统块金属氧化半导体场效应晶体管限制并达到硅材质的金属氧化半导体场效应晶体管的最大极限。引进额外的栅极可改善栅极与沟道间的耦合电容(capacitance coupling)的产生、增加栅极对沟道控制的潜能、帮助短沟道效应的抑制、以及延伸金属氧化半导晶体管的尺寸能力。
最简单的多重栅极晶体管的例子即Hu等人所获的美国专利字号6,413,802中所述的双重栅极晶体管。如图2a的剖面图示，该双重栅极晶体管具一栅电极16，其横跨于该沟道或该似鳍片的硅体12上，因而形成双重栅极晶体管的结构。该双重栅极晶体管具有两个栅极，其个别位于该硅鳍片12的侧壁18，该双重栅极结构的平面图于图1中显示。
在美国专利字号6,413,802中，其晶体管沟道是包含一经蚀刻掩膜24所定义而成的薄硅鳍片12并形成于一绝缘层14例如为氧化硅之上。施行一栅极氧化程序，接着再沉积栅极以及定义栅极图案以形成一覆盖于鳍片旁的双重栅极结构，且该源极至漏极以与栅极至栅极的方向均位于该基底表面的平面上。
另一个多重栅极晶体管的例子即三重栅极晶体管。三重栅极晶体管结构的剖面图由图2b所提供，而该三重栅极晶体管的平面图则于图1中显示。该三重栅极晶体管的结构具有一形成三个栅极的栅电极16：一栅极位于该硅体/鳍片12的上方表面，而另两个栅极则位于该硅体/鳍片12的侧壁18。三重栅极晶体管因为相较双重栅极晶体管多出一个位于硅鳍片上方的栅极，因此可达更佳的栅极控制能力。
三重栅极晶体管的结构可经修饰以改善栅极控制能力，如图2c所示；由于该栅电极16的剖面图具一omega(Ω)外型，因此该结构也如同现有的欧米茄场效应晶体管(omega field-effect transistor；简称omega-FET)。该栅电极16于半导体鳍片或硅体12下的侵入形成一具有omega(Ω)外型的栅极结构，它具有近似于栅极围绕(Gate-All-Around；GAA)晶体管般突出的尺寸能力，并使用一种类似双重栅极晶体管或三重栅极晶体管的稍加改变的制造方法。
该欧米茄场效应晶体管具一顶部栅极(毗连于表面26)，两个侧壁的栅极(毗邻于表面18)，以及特殊栅极于该似鳍片的半导体本体12下的延伸或侵入28。然而欧米茄场效应晶体管是一具有一几乎缠绕于整个本体的栅极的场效应晶体管，而事实上，当栅极延伸愈长，例如侵入范围E越大，则该晶体管结构与栅极围绕晶体管的结构愈接近或相似。硅体下的栅电极16的侵入将有助于沟道避开来自漏极的电场线(electric field lines)，并改善栅极对沟道的控制能力(gate-to channel controllability)，如此可减缓因漏极电压所造成的能障降低效应(drain-induced barrier lowering effect；DIBL)并改善短沟道的性能。
发明内容
本发明的较佳实施例即提供一种形成于块材基底(bulk substrate)上的多重栅极晶体管。块硅基底相较一绝缘层上有硅(SOI)的基底便宜，因此于块材基底上形成多重栅极晶体管的技术的有效性将使得未来组件的尺寸于一显著减少的成本下缩小。
根据本较佳实施例的一较佳实作例，一种于块材基底上制造多重栅极晶体管的结构与方法是包括消耗模式块多重栅极晶体管(depletion-mode bulkmultiple-gate transistor)以及累积模式(accumulation-mode)块多重栅极晶体管、块双重栅极晶体管、块三重栅极晶体管、以及块欧米茄栅极晶体管，且形成于块材基底上的多重栅极晶体管可与一般传统的块晶体管结合。
先前技术的多重栅极晶体管例如为双重栅极晶体管、三重栅极晶体管以及欧米茄场效应晶体管等均形成于一绝缘层上有硅的基底，而本专利是揭露一种于块材基底上形成多重栅极晶体管的结构与方法，众多于此所揭示的多重栅极晶体管可达至减少制造成本以及使得块晶体管的尺寸能力可达至一显著缩小的特征尺寸。
本发明一方面是揭露一种多重栅极晶体管，其包括一半导体鳍片形成于部分半导体块材基底上，一栅极介电质覆盖于部分半导体鳍片上，且一栅电极覆盖于该栅极介电质之上；一源极区与一漏极区相对形成于邻近栅电极的半导体鳍片上。较佳实施例中，栅电极的底部表面较源极-基底接面或漏极-基底接面为低。
依照一较佳实施例的形成多重栅极晶体管的一种方法是提供一半导体块材基底，将一半导体鳍片形成于该半导体块材基底上并于该半导体鳍片旁提供隔离区，并将一栅极介电质与一栅电极形成于部分半导体鳍片上，一源极区与一漏极区于该半导体鳍片形成；再者于本较佳实施例中，该源极-基底接面或该漏极-基底接面较该栅电极的底部表面为高。
本发明的另一实施例中，部分的硅基底材经蚀刻后以形成至少为一的半导体鳍片。一栅极介电层于半导体鳍片上形成，且一栅极导电层覆盖于该栅极介电层上，部分的栅极导电层经蚀刻后形成一栅电极，为此该栅电极是包覆于该半导体鳍片的侧壁及其上方表面。一区域的材料，例如为介电材质，于该未位于栅电极下方的邻近部分半导体鳍片形成，以致半导体鳍片的侧壁沿该区域材料上方表面之上延伸，而位于该区域材料上方的半导体鳍片侧壁可于之后掺杂。
附图说明
图1为一平面图，用以说明本发明的多重栅极晶体管。
图2a为本发明的双重栅极晶体管的剖面图。
图2b为本发明的三重栅极晶体管的剖面图。
图2c为图2b示的三重栅极晶体管的修饰结构。
图3为本发明的三重栅极晶体管实施例的立体图。
图4a-图4c提供图3示的三重栅极晶体管的一系列剖面图。
图5a-图5e及图6a-图6e是用以说明本发明的三重栅极晶体管的制作图示。
图7为本发明的另一三重栅极晶体管实施例的透视图。
图8为本发明的双重栅极晶体管的透视图。
图9为本发明的欧米茄晶体管的透视图。
符号说明：
10～多重栅极晶体管；
12～半导体本体、硅鳍片、硅体；
14～绝缘层；                    16～栅电极；
18～鳍片的侧壁；                20～栅极介电质；
22～基底；                      24～蚀刻掩膜；
26～鳍片的上方表面；            28～栅电极的侵入；
130～三重栅极晶体管；           132～基底；
134～半导体鳍片；               136～隔离区；
138～源极区；                   140～漏极区；
142～沟道区；                   144～栅极介电质；
146～栅电极；                   148～侧壁的表面；
150～栅电极的底部表面；         152～漏极-基底接面；
154～源极-基底接面；             156～潜在的漏电流路径；
158～半导体鳍片的侧壁；          160～沟渠；
162～栅极介电层；                164～间隔物；
166～蚀刻掩膜；                  168～半导体鳍片的底部；
E～栅极延伸侵入范围；
wd～漏极的厚度；
wf～鳍片宽度；
d～漏极-基底接面与栅电极底部表面的高度差；
di～隔离厚度；
dt～沟渠深度。
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
本较佳实施例是有关于一种半导体组件的领域，且特别有关于一种具有多重栅极的半导体组件。本发明的特点是提供一种于块硅基底上形成多重栅极晶体管的结构与方法。
图3显示一种三重栅极晶体管130的立体透视图，而该三重栅极晶体管是依照本发明的第一实施例形成于一块材基底132上，该基底132的材质可为任何半导体材料；举例来说，该基底132可为一元素半导体(elementalsemiconductor)例如为硅或锗，一合金半导体(alloy semiconductor)例如为硅-锗，或一复合半导体(compound semiconductor)例如为砷化镓(galliumarsenide)。于本较佳实施例中，该基底132是包括单晶硅(monocrystallinesilicon)。
块三重栅极晶体管130是包含一形成于块材基底132上的半导体鳍片134，隔离区136于半导体鳍片(一鳍片134如所示)之间形成，或介于一半导体鳍片134与另一主动区域(active region)(未示)之间。该隔离区136的材质可包含氧化硅(silicon oxide)、氮氧化硅(silicon oxynitride)、氮化硅(silicon nitride)等或其组合，也可使用如高台隔离(mesa isolation)。
半导体鳍片134是包含一经掺杂的源极区138以及一经掺杂的漏极区140，该源极138与栅极区140将沟道区142夹于中间，一栅极介电质144覆盖于部分半导体鳍片134上的沟道142上，如图3所示，该栅极介电质144可将半导体鳍片134隔离自栅电极146中。
栅电极146横跨于似鳍片的主动区134上，而该半导体鳍片134的侧壁表面148是用于电流传导，于较佳实施例中，晶体管上一大量源极通往漏极的电流沿侧壁表面148传导。半导体鳍片134具一预设的鳍片宽度wf以及自该半导体鳍片上方表面起算具深度wd的漏极，实质上该晶体管的有效组件宽度为一wd与wf的函数，wd与wf愈大则导致驱动电流(drive current)量愈大。
图3中的三重栅极晶体管剖面图的4a-4a′、4b-4b′以及4c-4c′平面是分别于图4a、图4b以及图4c中表示。图4a显示一横切栅电极146、栅极介电质144以及半导体鳍片134的沟道区142的剖示平面，栅电极146具一与隔离区136接触的底部表面150。
与4a-4a′平面平行的4b-4b′剖面图示是于图4b中显示，该图横切晶体管130的漏极区140，而该设计特点之一即栅电极146的底部表面150是低于漏极-基底接面152或源极-基底接面154。
现参照图4a及图4b，图4b所描绘的漏极-基底接面152是位于较图4a所描绘的栅电极146底部表面150为高的平面，而该漏极-基底接面152与该栅电极146底部表面150的高度差d可介于约50-500埃的范围，且较佳约200埃。
图4c显示一横切该栅电极146、栅极介电质144、沟道区142、源极区138以及漏极区140的剖示平面，且图4也同时显示出一介于源极138以及漏极区140间的潜在的漏电流路径156。位于纸张平面(例如4c-4c′平面)上方或下方的栅电极146于图4c中是以虚线显示，表示栅电极146邻近于该潜在的漏电流路径；然而藉由将栅电极146于该源极-基底接面154或该漏极-基底接面152的下方延伸，以及将栅电极146设置于邻近该潜在的漏电流路经156，本实施例可确保栅电极146对于潜在漏电路径156可发挥相当的影响力以抑制漏电流。
在本发明中，可将源极138与漏极区140掺杂为n-型(n-type)，而本体区142掺杂为p-型以形成一种n-沟道消耗模式晶体管(n-channeldepletion-mode transistor)，或者将源极138与漏极区140掺杂为p-型，而本体区142掺杂为n-型以形成一种p-沟道消耗模式晶体管；同样地，藉由将本体区142与源极138以及漏极区140掺杂为同型可形成一累积模式晶体管，例如将源极138、漏极140以及本体142均掺杂为n-型可形成一n-沟道累积模式晶体管。
以下将配合图5a-图5e(合称图5)以及图6a-图6e(合称图6)对形成图3中的多重栅极晶体管的方法作一详细叙述。图5及图6中显示组件的两平行平面分别于不同组件制造阶段的剖面图，尤其是图5是显示组件130于图3的4a-4a′平面，而图6则显示出组件130于图3的4b-4b′平面，如前所述，该4a-4a′平面是与该4b-4b′平面平行，而一晶体管于施行其余步骤之后的透视图则显示于图7中。
起始材料是一半导体基底132，其可为一元素半导体、合金半导体或一复合半导体，且该起始材料较佳为一硅基底材，较佳直径为300毫米。至少为一的半导体鳍片134藉由图案化该半导体基底而形成，如同图5a与图6a所示，该半导体鳍片的图案化制程可藉由形成一掩膜(未示)于该半导体鳍片132上而达成，再接着蚀刻该半导体鳍片132至一预定深度dt，该掩膜包含一常见于使用的掩膜材料例如为光阻、氧化硅、氮化硅等或其组合，而沟渠深度dt可介于范围约200-6000埃之间，较佳约3000埃。
针对基底132上的所有半导体鳍片134的沟渠深度dt可均为相同，另外不同深度的沟渠可形成于同样的半导体块材基底上。本实施例可提供不同驱动电流的晶体管形成于同样的芯片上，藉由在蚀刻过程中将部分沟渠掩膜(未示)选择性移除而达成，因此有些沟渠蚀刻较长。
该掩膜可视需要于蚀刻步骤后移除。如较佳实施例中，假如将掩膜移除，则形成三重栅极晶体管；假如未将掩膜移除，则可形成一如图8所示的双重栅极晶体管。
现依照图5b及图6b，具一深度di的隔离区136形成于该沟渠160中，该隔离深度di可介于范围约20-6000埃之间，较佳为200埃。较佳实施例中，该dt∶di比的范围约从1.2∶1至6∶1，较佳为2∶1，且该半导体鳍片如所示中具有侧壁表面158。
一栅极介电质144于之后步骤中形成于半导体鳍片134上，由于随后的程序，该栅极介电质144显示于图5c中，但并未于图6c中显示。该栅极介电质可藉由热氧化法(thermal oxidation)、化学气相沉积法(chemical vapordeposition)、溅镀法(sputtering)或任何现有以及先前技艺所使用以形成一栅极介电质的方法；而依照不同栅极介电质的形成技术，位于鳍片134上方的栅极介电质144的厚度可不同于位于鳍片侧壁上的栅极介电质的厚度。于一实施例中，位于鳍片上方的栅极介电质的厚度小于20埃。
栅极介电质可藉由一材料例如厚度范围约3-100埃间的二氧化硅或氮氧化硅形成，且较佳约10埃或更小。该栅极介电质也可藉由一高介电值(high-k)材料形成，例如为氧化镧(lanthanum；La2O3)、氧化铝(aluminum oxide；Al2O3)、氧化铪(hafnium oxide；HfO2)、氮氧化铪(hafnium oxynitride；HfON)、氧化锆(zirconium；ZrO2)等或其组合，或为一相对介电常数大于5的材料，且具有一相同的氧化物厚度约为3-100埃。
接着沉积栅电极146的材料。该栅电极的材料为一导电性材质，并可为一非晶(amorphous)硅或多晶硅(polycrystalline silicon；poly-Si)、多晶硅-锗(poly-SiGe)、金属氮化物(metallic nitride)、金属硅化物(metallicsilicide)、金属氧化物(metallic oxide)或金属。其中金属氮化物的范例是包含氮化钨(tungsten nitride)、氮化钼(molybdenum nitride)、氮化钛(titanium nitride)、氮化钽(tantalum nitride)等或其组合；金属硅化物的范例是包含硅化钨(tungsten silicide)、硅化钛(titanium silicide)、硅化钴(cobalt silicide)、硅化镍(nickel silicide)、硅化铂(platinumsilicide)、硅化铒(erbium silicide)等或其组合；金属氧化物的范例是包含氧化钌(ruthenium oxide)、氧化铟锡(indium tin oxide)等或其组合；而金属的范例是包含钨、钛、铝、铜、钼、镍、铂等及其它。
栅电极146的材料可藉由化学气相沉积法、溅镀沉积法或任何现有以及先前技艺所使用以沉积导电材料的方法而形成；栅电极材料的厚度可介于范围约200-4000埃之间，且较佳约1500埃。栅电极146材料的上方表面通常具一非平坦(non-planar)的上表面，并可能平坦(例如经化学机械研磨)于图案化该栅电极146材料或门极蚀刻之前，此时离子可或不可导入至该栅电极146材料中，而离子可藉由例如离子布植法(ion implantation technique)所导入。
接下来的步骤是用以定义栅电极146。一掩膜材料(未示)形成于栅电极材料之上，且栅电极146是经由一蚀刻制程而形成，且较佳为一非等向性蚀刻(anisotropic etch)例如为干式电浆蚀刻制程(dry plasma etchingprocess)，并授与该剖面图于图5c及图6c中。本例中，栅极介电质144也同样经由图案化，尽管此步骤并非必须。
一栅极介电层162于之后形成以包覆尚未经隔离区136所包覆的部分半导体鳍片134的侧壁表面158。现依照图5d及图6d，栅极介电层162的形成以致该半导体鳍片侧壁158沿介电层162的上方表面延伸。栅极介电层162提供源极138与漏极区140的形成，因此漏极-基底接面152或源极-基底接面154相较栅电极146的下方表面为高。较佳实施例中，漏极-基底接面152或源极-基底接面154是定义为该位置的于源极138或漏极区140的掺杂浓度为每立方公分1018等级。较佳实施例中，栅极介电层162的材质是包含氧化硅。
较佳实施例中，该材料区域162形成一厚度介于约50-500埃之间，且较佳约200埃；裸露部分侧壁158的高度一般约介于范围500-200埃之间，且较佳约1000埃。结果该材料区域162的厚度比裸露部分侧壁158的高度较佳介于约1∶1至1∶20之间。
接着如图5e及图6e中所示形成源极138与漏极区140。源极138与漏极区140的形成可能牵涉数个步骤，于较佳实施例中，一离子布植制程是第一施以掺杂紧邻沟道区142旁的源极138与漏极区140，该沟道区142是由栅极介电质144以与门电极146所包覆的部分半导体鳍片134。
于之后间隔物164(图7的164)形成于栅电极146的侧壁上。间隔物164可藉由沉积一间隔材料之后再接着非等向性蚀刻该间隔材料以形成该间隔物164。间隔物是由一介电材料所形成，且较佳为氮化硅(silicon nitride；Si3N4)；该间隔材料也可形成自一堆栈的介电材料中，例如一覆盖于氧化硅层上的氮化硅层，图7显示一具有该间隔物164以及介电层162的晶体管结构的立体透视图。
此时，可额外施加一种选择性外延成长以增加位于源极138与漏极区140的鳍片134的宽度以及/或高度，而该选择性外延成长可能导致外延成长于源极138与漏极区140上，且或许可能成长于该栅电极区146上。外延成长可均匀施加于一单一基底132上的所有鳍片134上，或可成长至不同高度(包括无高度)或一单一基底上的不同鳍片上。
之后可视需要施行一离子布植步骤于之后施行以掺杂源极138与漏极区140，假设该选择性外延成长于外延成长过程中并无并入掺杂物于成长区域则须施加离子布植制程。导电材料(未示)例如为硅化物(silicide)可形成于源极138与漏极区140上以增加该区域的导电性。
图8显示一种双重栅极晶体管的结构，该组件是相似于图7中的三重栅极组件，但如前所述该图8是多包含一蚀刻掩膜。较佳实施例中，该蚀刻掩膜166的材质是由氮氧化硅所形成，并具有一厚度介于约20-500埃之间。
一种如同图9中显示的具有欧米茄型的栅电极的晶体管也可藉由稍微修饰刚才所提及的制造方法而形成，例如当于图5a及图6a中定义该半导体鳍片时，可利用一种二阶段式蚀刻(two-step etch)，一第一蚀刻步骤可利用一具有可忽略的横向蚀刻率的高度非等向性电浆蚀刻制程，一第二蚀刻步骤可利用一较轻微的非等向性蚀刻，因此产生些许横向蚀刻，导致该半导体鳍片的底部较窄，而该二阶段式蚀刻将导致一半导体鳍片具有一较宽的顶部宽度，例如为源极138以及漏极140，以及一于底部168的较窄的鳍片宽度，而其余的制造步骤是依照上述的步骤，所产生的晶体管则于图9中显示。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (20)

1.一种多重栅极晶体管，其包括：
一半导体鳍片形成于部分的一半导体块材基底上；
一栅极介电质覆盖于部分该半导体鳍片上；
一栅电极覆盖于该栅极介电质之上，该栅电极具一底部表面；以及
一源极区与一漏极区相对形成于邻近该栅电极旁的半导体鳍片上，该源极区具一源极-基底接面，且该漏极区具一漏极-基底接面；
其中该栅电极的底部表面较该源极-基底接面或该漏极-基底接面为低。
2.根据权利要求1所述的多重栅极晶体管，更包含有间隔物位于栅电极旁。
3.根据权利要求1所述的多重栅极晶体管，其中该半导体结构更包括有一蚀刻掩膜覆盖于该半导体鳍片之上。
4.根据权利要求1所述的多重栅极晶体管，其中该半导体鳍片具有一鳍板宽度，且位于该半导体鳍片上方的鳍板宽度相较位于该半导体鳍片底部的鳍板宽度为大。
5.根据权利要求1所述的多重栅极晶体管，其中该栅电极的底部表面相较该源极-基底以及漏极-基底接面低至少50埃。
6.一种形成多重栅极晶体管的方法，其包括以下步骤：
提供一半导体块材基底；
形成一半导体鳍片于该半导体块材基底之上；
形成隔离区于该半导体鳍片旁；
形成一栅极介电质及一栅电极于部分半导体鳍片之上，该栅电极具一底部表面；以及
形成一源极区与一漏极区于该半导体鳍片上，该源极区有一源极-基底接面，而该漏极区有一漏极-基底接面，该源极-基底接面或该漏极-基底接面相较该栅电极底部表面为高。
7.根据权利要求6所述的形成多重栅极晶体管的方法，其中该源极-基底接面与漏极-基底接面相较该栅电极的底部表面高至少50埃。
8.根据权利要求6所述的形成多重栅极晶体管的方法，其中形成该半导体鳍片的方法包括以下步骤：
形成一掩膜于该半导体块材基底上；以及
蚀刻该半导体基底的暴露区域以形成该半导体鳍片。
9.根据权利要求8所述的形成多重栅极晶体管的方法，更包括将该掩膜移除。
10.根据权利要求6所述的形成多重栅极晶体管的方法，更包括以一导电材料设置于该源极以及漏极区。
11.根据权利要求6所述的形成多重栅极晶体管的方法，更包括于该栅电极旁形成间隔物。
12.根据权利要求6所述的形成多重栅极晶体管的方法，更包括施以一选择性外延成长于该源极与漏极区。
13.一种形成一半导体组件的方法，其包括以下步骤：
提供一硅基底材；
蚀刻部分该硅基底材以形成至少为一的半导体鳍片；
形成一栅极介电层于该半导体鳍片上；
形成一栅极导电层于该栅极介电层之上；
蚀刻部分栅极导电层以形成一栅电极，该栅电极覆盖于该半导体鳍片的侧壁与其上方表面；
形成一区域材料邻近于非该栅电极下的部分半导体鳍片，以致该半导体鳍片的侧壁延伸于该区域材料上方表面之上；以及
掺杂离子于该区域材料之上的半导体鳍片侧壁。
14.根据权利要求13所述的形成半导体组件的方法，更包括形成一邻近于该半导体鳍片的隔离区。
15.根据权利要求13所述的形成半导体组件的方法，其中更包括形成一遮蔽物质于硅基底材上，且其中蚀刻部分硅基底材的步骤对准该遮蔽物质进行。
16.根据权利要求15所述的形成半导体组件的方法，更包括将该遮蔽物质于该半导体鳍片形成之后移除。
17.根据权利要求15所述的形成半导体组件的方法，其中该栅极介电层与该栅极导电层是形成于该遮蔽物质之上。
18.根据权利要求13所述的形成半导体组件的方法，其中形成该区域材料包括沉积一介电层。
19.根据权利要求14所述的形成半导体组件的方法，其中形成该隔离区包括沉积一氧化物材料。
20.根据权利要求13所述的形成半导体组件的方法，更包括将该区域材料于侧壁掺杂离子之后移除。
CN200410062639.9A 2003-08-13 2004-06-30 多重栅极晶体管与其形成方法 Active CN100530688C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US49507103P 2003-08-13 2003-08-13
US60/495,071 2003-08-13

Publications (2)

Publication Number Publication Date
CN1630094A true CN1630094A (zh) 2005-06-22
CN100530688C CN100530688C (zh) 2009-08-19

Family

ID=34860153

Family Applications (2)

Application Number Title Priority Date Filing Date
CN200410062639.9A Active CN100530688C (zh) 2003-08-13 2004-06-30 多重栅极晶体管与其形成方法
CN200420066358.6U Expired - Lifetime CN2751447Y (zh) 2003-08-13 2004-06-30 多重栅极晶体管

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN200420066358.6U Expired - Lifetime CN2751447Y (zh) 2003-08-13 2004-06-30 多重栅极晶体管

Country Status (4)

Country Link
US (1) US7172943B2 (zh)
CN (2) CN100530688C (zh)
SG (1) SG120134A1 (zh)
TW (1) TWI232489B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908543A (zh) * 2009-06-02 2010-12-08 台湾积体电路制造股份有限公司 集成电路结构
CN101106159B (zh) * 2006-07-10 2011-03-16 台湾积体电路制造股份有限公司 多栅极电晶体及其制造方法
CN101661934B (zh) * 2008-08-28 2011-11-30 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN103000517A (zh) * 2011-09-09 2013-03-27 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103292677A (zh) * 2012-03-02 2013-09-11 台湾积体电路制造股份有限公司 用于提取鳍片高度和叠加电容的方法及实施该方法的结构
CN107408499A (zh) * 2015-03-17 2017-11-28 硅存储技术公司 带有3d鳍式场效应晶体管结构的分裂栅非易失性存储器单元及其制作方法
CN107615461A (zh) * 2015-05-22 2018-01-19 国际商业机器公司 半导体结构与处理
CN111261523A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11949002B2 (en) 2018-11-30 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7173310B2 (en) * 2002-12-03 2007-02-06 International Business Machines Corporation Lateral lubistor structure and method
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
KR100555518B1 (ko) * 2003-09-16 2006-03-03 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
US7863674B2 (en) * 2003-09-24 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
FR2861501B1 (fr) * 2003-10-22 2006-01-13 Commissariat Energie Atomique Dispositif microelectronique a effet de champ apte a former un ou plusiseurs canaux de transistors
US6946377B2 (en) * 2003-10-29 2005-09-20 Texas Instruments Incorporated Multiple-gate MOSFET device with lithography independent silicon body thickness and methods for fabricating the same
KR100585111B1 (ko) * 2003-11-24 2006-06-01 삼성전자주식회사 게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그제조 방법
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
KR100610496B1 (ko) * 2004-02-13 2006-08-09 삼성전자주식회사 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그제조방법
KR100577565B1 (ko) * 2004-02-23 2006-05-08 삼성전자주식회사 핀 전계효과 트랜지스터의 제조방법
KR100598099B1 (ko) * 2004-02-24 2006-07-07 삼성전자주식회사 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법
KR100532353B1 (ko) * 2004-03-11 2005-11-30 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
KR100612415B1 (ko) * 2004-04-09 2006-08-16 삼성전자주식회사 올 어라운드된 채널 영역을 갖는 트랜지스터 및 그 제조방법
US7115920B2 (en) * 2004-04-12 2006-10-03 International Business Machines Corporation FinFET transistor and circuit
US7300837B2 (en) * 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
KR100621628B1 (ko) * 2004-05-31 2006-09-19 삼성전자주식회사 비휘발성 기억 셀 및 그 형성 방법
US7579280B2 (en) * 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US7518195B2 (en) * 2004-10-21 2009-04-14 Commissariat A L'energie Atomique Field-effect microelectronic device, capable of forming one or several transistor channels
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060197140A1 (en) * 2005-03-04 2006-09-07 Freescale Semiconductor, Inc. Vertical transistor NVM with body contact structure and method
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7101763B1 (en) * 2005-05-17 2006-09-05 International Business Machines Corporation Low capacitance junction-isolation for bulk FinFET technology
US7253043B2 (en) * 2005-06-14 2007-08-07 Texas Instruments Incorporated Short channel semiconductor device fabrication
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7411252B2 (en) * 2005-06-21 2008-08-12 International Business Machines Corporation Substrate backgate for trigate FET
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7960791B2 (en) * 2005-06-24 2011-06-14 International Business Machines Corporation Dense pitch bulk FinFET process by selective EPI and etch
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7288802B2 (en) * 2005-07-27 2007-10-30 International Business Machines Corporation Virtual body-contacted trigate
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
JP4963021B2 (ja) * 2005-09-06 2012-06-27 独立行政法人産業技術総合研究所 半導体構造
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US20070090408A1 (en) * 2005-09-29 2007-04-26 Amlan Majumdar Narrow-body multiple-gate FET with dominant body transistor for high performance
US7326976B2 (en) * 2005-11-15 2008-02-05 International Business Machines Corporation Corner dominated trigate field effect transistor
US7547947B2 (en) * 2005-11-15 2009-06-16 International Business Machines Corporation SRAM cell
KR100724560B1 (ko) * 2005-11-18 2007-06-04 삼성전자주식회사 결정질 반도체층을 갖는 반도체소자, 그의 제조방법 및그의 구동방법
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
EP1793366A3 (en) * 2005-12-02 2009-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
JP4490927B2 (ja) * 2006-01-24 2010-06-30 株式会社東芝 半導体装置
US20070221993A1 (en) * 2006-03-27 2007-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a thermally stable silicide
US7449373B2 (en) * 2006-03-31 2008-11-11 Intel Corporation Method of ion implanting for tri-gate devices
JP2007299991A (ja) * 2006-05-01 2007-11-15 Toshiba Corp 半導体装置及びその製造方法
US7521775B2 (en) * 2006-06-13 2009-04-21 Intel Corporation Protection of three dimensional transistor structures during gate stack etch
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US20080111185A1 (en) * 2006-11-13 2008-05-15 International Business Machines Corporation Asymmetric multi-gated transistor and method for forming
KR100836761B1 (ko) * 2006-12-08 2008-06-10 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
US7932551B2 (en) * 2006-12-28 2011-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of fabricating the same comprising a dual fin structure
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
US8735990B2 (en) * 2007-02-28 2014-05-27 International Business Machines Corporation Radiation hardened FinFET
KR100861211B1 (ko) * 2007-04-12 2008-09-30 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US20080315310A1 (en) * 2007-06-19 2008-12-25 Willy Rachmady High k dielectric materials integrated into multi-gate transistor structures
US7642603B2 (en) * 2007-06-29 2010-01-05 Intel Corporation Semiconductor device with reduced fringe capacitance
US20090020792A1 (en) * 2007-07-18 2009-01-22 Rafael Rios Isolated tri-gate transistor fabricated on bulk substrate
ES2489615T3 (es) * 2007-12-11 2014-09-02 Apoteknos Para La Piel, S.L. Uso de un compuesto derivado del acido p-hidroxifenil propionico para el tratamiento de la psoriasis
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
KR101525590B1 (ko) * 2008-10-08 2015-06-04 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
US8058692B2 (en) 2008-12-29 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors with reverse T-shaped fins
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
JP5718585B2 (ja) * 2010-05-19 2015-05-13 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法、並びにデータ処理システム
US8378394B2 (en) 2010-09-07 2013-02-19 International Business Machines Corporation Method for forming and structure of a recessed source/drain strap for a MUGFET
CN102456734B (zh) * 2010-10-29 2015-06-10 中国科学院微电子研究所 半导体结构及其制作方法
US9761666B2 (en) * 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
CN103021851B (zh) * 2011-09-21 2016-01-06 中芯国际集成电路制造(上海)有限公司 一种多栅极场效应晶体管的制作方法
US9293584B2 (en) * 2011-11-02 2016-03-22 Broadcom Corporation FinFET devices
US9281378B2 (en) 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US9171925B2 (en) 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US9466696B2 (en) 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8994002B2 (en) 2012-03-16 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having superlattice stressor
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US8785968B2 (en) * 2012-10-08 2014-07-22 Intel Mobile Communications GmbH Silicon controlled rectifier (SCR) device for bulk FinFET technology
US9349837B2 (en) 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US9559181B2 (en) 2013-11-26 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device with buried sige oxide
CN103928333B (zh) * 2013-01-15 2019-03-12 中国科学院微电子研究所 半导体器件及其制造方法
US9735255B2 (en) * 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
US9634000B2 (en) 2013-03-14 2017-04-25 International Business Machines Corporation Partially isolated fin-shaped field effect transistors
JP6018607B2 (ja) 2013-07-12 2016-11-02 株式会社半導体エネルギー研究所 半導体装置
KR102219678B1 (ko) 2014-08-12 2021-02-25 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9935178B2 (en) * 2015-06-11 2018-04-03 International Business Machines Corporation Self-aligned channel-only semiconductor-on-insulator field effect transistor
US9685528B2 (en) * 2015-06-30 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin semiconductor device and method of manufacture with source/drain regions having opposite conductivities
US11257932B2 (en) * 2020-01-30 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor device structure and method for forming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5893741A (en) * 1997-02-07 1999-04-13 National Science Council Method for simultaneously forming local interconnect with silicided elevated source/drain MOSFET's
US6252284B1 (en) * 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
US6391782B1 (en) * 2000-06-20 2002-05-21 Advanced Micro Devices, Inc. Process for forming multiple active lines and gate-all-around MOSFET
US6342410B1 (en) * 2000-07-10 2002-01-29 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with three sided gate structure on semiconductor on insulator
US6391695B1 (en) * 2000-08-07 2002-05-21 Advanced Micro Devices, Inc. Double-gate transistor formed in a thermal process
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6475890B1 (en) * 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
US6451656B1 (en) * 2001-02-28 2002-09-17 Advanced Micro Devices, Inc. CMOS inverter configured from double gate MOSFET and method of fabricating same
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US6635909B2 (en) * 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US6720619B1 (en) * 2002-12-13 2004-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices
US6764884B1 (en) * 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9406800B2 (en) 2006-07-10 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Body-tied, strained-channel multi-gate device and methods of manufacturing same
CN101106159B (zh) * 2006-07-10 2011-03-16 台湾积体电路制造股份有限公司 多栅极电晶体及其制造方法
US9653552B2 (en) 2006-07-10 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Body-tied, strained-channel multi-gate device and methods
US8946811B2 (en) 2006-07-10 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Body-tied, strained-channel multi-gate device and methods of manufacturing same
US9214554B2 (en) 2006-07-10 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Body-tied, strained-channel multi-gate device and methods of manufacturing same
CN101661934B (zh) * 2008-08-28 2011-11-30 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN101908543A (zh) * 2009-06-02 2010-12-08 台湾积体电路制造股份有限公司 集成电路结构
CN101908543B (zh) * 2009-06-02 2016-06-22 台湾积体电路制造股份有限公司 集成电路结构
CN103000517A (zh) * 2011-09-09 2013-03-27 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103000517B (zh) * 2011-09-09 2016-02-10 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103292677B (zh) * 2012-03-02 2016-04-06 台湾积体电路制造股份有限公司 用于提取鳍片高度和叠加电容的方法及实施该方法的结构
CN103292677A (zh) * 2012-03-02 2013-09-11 台湾积体电路制造股份有限公司 用于提取鳍片高度和叠加电容的方法及实施该方法的结构
CN107408499A (zh) * 2015-03-17 2017-11-28 硅存储技术公司 带有3d鳍式场效应晶体管结构的分裂栅非易失性存储器单元及其制作方法
CN107408499B (zh) * 2015-03-17 2020-09-18 硅存储技术公司 带有3d鳍式场效应晶体管结构的分裂栅非易失性存储器单元及其制作方法
CN107615461A (zh) * 2015-05-22 2018-01-19 国际商业机器公司 半导体结构与处理
CN107615461B (zh) * 2015-05-22 2021-02-05 泰塞拉公司 半导体结构与处理
CN111261523A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN111261523B (zh) * 2018-11-30 2023-12-19 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11949002B2 (en) 2018-11-30 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Also Published As

Publication number Publication date
TWI232489B (en) 2005-05-11
US7172943B2 (en) 2007-02-06
TW200507020A (en) 2005-02-16
US20050035415A1 (en) 2005-02-17
CN100530688C (zh) 2009-08-19
SG120134A1 (en) 2006-03-28
CN2751447Y (zh) 2006-01-11

Similar Documents

Publication Publication Date Title
CN2751447Y (zh) 多重栅极晶体管
CN1284245C (zh) 使用多栅极晶体管的互补金属氧化物半导体晶体管反向器
CN2704927Y (zh) 可同时具有部分空乏晶体管与完全空乏晶体管的芯片
CN2726117Y (zh) 绝缘层上有半导体的晶片
CN100345301C (zh) 整合型晶体管及其制造方法
US7863674B2 (en) Multiple-gate transistors formed on bulk substrates
CN1251317C (zh) 多栅极晶体管的结构及其制造方法
CN1992206A (zh) 形成半导体元件的方法
US9679962B2 (en) FinFET and method of manufacturing the same
CN1708855A (zh) 具有u字型栅极结构的半导体器件
CN1742362A (zh) 三栅极与栅极环绕的金属氧化物半导体场效应晶体管器件及其制造方法
CN101060134A (zh) Mosfet器件及其制造方法
CN1368756A (zh) 近环绕闸极及制造具有该闸极的矽半导体装置的方法
CN1622336A (zh) 具有锗沟道区域的非平面晶体管及其制备方法
CN1638067A (zh) 制造应变mosfet的结构和方法
CN1967812A (zh) 具有准自对准源极/漏极FinFET的半导体器件及其形成方法
CN1581431A (zh) 多结构的硅鳍形及制造方法
CN101604705B (zh) 四周环绕栅极鳍栅晶体管及其制作方法
CN1875456A (zh) 用于双栅极晶体管半导体制造方法的限制性间隔件
CN111834461A (zh) 晶体管结构
CN1695254A (zh) 半导体装置及其制造方法
JP2000349092A (ja) 選択的エピタキシャル成長により形成したトレンチ壁を備えたトレンチゲート装置及びその形成方法
CN1557023A (zh) 用于包覆栅金属氧化物半导体场效应晶体管的方法
CN1828943A (zh) 半导体装置及半导体装置的制造方法
US6214673B1 (en) Process for forming vertical semiconductor device having increased source contact area

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant