CN1581494A - 以部分空乏与完全空乏晶体管建构的静态存储元件 - Google Patents

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Abstract

本发明是一种以部分空乏与完全空乏晶体管建构的静态存储元件,所述静态存储元件包括一第一反相器、一第二反相器、一第一完全空乏绝缘层上半导体晶体管以及一第二完全空乏绝缘层上半导体晶体管;第一反相器有一耦接至一左位元节点的输入与一耦接至右位元节点的输出,第二反相器有一耦接至一右位元节点的输入与一耦接至左位元节点的输出,第一完全空乏绝缘层上半导体晶体管有一耦接至左位元节点的漏极,而第二完全空乏绝缘层上半导体晶体管有一耦接至右位元节点的漏极。

Description

以部分空乏与完全空乏晶体管建构的静态存储元件
技术领域
本发明是有关于半导体元件,且特别是有关于以部分空乏及完全空乏晶体管建构的绝缘层上半导体静态随机存取存储器。
背景技术
对高性能电路的渴求持续驱动着高速次百奈米(sub-100 nanometer)绝缘硅(silicon-on-insultor;SOI)互补式金氧半(CMOS)技术的发展。在绝缘硅技术中,金氧半场效晶体管(MOSFET)形成于覆盖绝缘材质(如:硅氧化合物)的硅薄膜上,于绝缘硅上形成的元件与于块晶(bulk)硅上形成的元件相较下,提供了许多优点:包括较小的接面电容、无逆基体效应(reverse body effect)、抗软性错误性(soft-error immunity)、介电质完全绝缘性以及无栓锁效应(latch-up),绝缘硅技术因此可提升高速性能、封装密度,并降低功耗(power consumption)。
最常使用以及可用于实际量产的绝缘硅技术为部分空乏绝缘硅技术,使用此技术制造的晶体管有一部分空乏基底区,也就是部分空乏绝缘硅晶体管的基底的厚度比空乏层的最大宽度要厚,使得基底的一区域未遭空乏,部分空乏绝缘硅晶体管的未空乏基底未被施加任何电压,且一般被描述为一浮动基底(floating body)区。
虽然部分空乏绝缘硅晶体管具有高度可生产性的好处,但因浮动基底效应的存在,而使此技术的使用者面临了沉重的设计负担;在部分空乏绝缘硅晶体管中,因冲击离子化(impact ionization)而产生于源/漏极附近的电荷载子,会在晶体管的源/漏极附近累积,当足够的载子于在沟道区下方形成的浮动基底中累积时,基底的电位会因此而改变。
浮动基底效应因浮动基底中的电荷累积而发生于部分空乏绝缘硅元件中,这会造成元件的电流-电压曲线的扭曲(kink),因此造成电路电性的退化;一般而言,部分空乏绝缘硅元件的基底电位可能会在静态、动态或瞬时元件操作中改变,同时亦为许多因素(如:温度、电压、电路架构以及开关状态历史)的函数,由于部分空乏绝缘硅晶体管的基底电位视开关状态历史而定,元件特性也因开关状态历史而变,造成所谓的历史效应(history effect)。因此,使用部分空乏绝缘硅晶体管作电路设计并不直观,且在采用部分空乏绝缘硅技术或从块晶硅设计转换至部分空乏绝缘硅设计之前,有着相当重大的障碍。
发明内容
本发明的较佳实施例是有关于半导体元件的制造,且特别是有关于以部分空乏及完全空乏晶体管建构的绝缘层上半导体静态随机存取存储器的实施例。
在实施例中,提供了一静态存储元件包括一第一反相器、一第二反相器、一第一完全空乏的绝缘层上半导体晶体管以及一第二完全空乏的绝缘层上半导体晶体管;第一反相器有一与左位元节点耦接的输入以及一与右位元节点耦接的输出;第二反相器有一与右位元节点耦接的输入以及一与左位元节点耦接的输出;第一完全空乏的绝缘层上半导体晶体管有一与左位元节点耦接的漏极;第二完全空乏的绝缘层上半导体晶体管有一与右位元节点耦接的漏极。
本发明的较佳实施例的好处包括提供一用以整合完全空乏、部分空乏晶体管与多重闸(multiple-gate)晶体管的结构及方法,本发明描述了一同时使用完全空乏及部分空乏绝缘硅晶体管的静态随机存取存储单元结构、此存储单元结构的特性改善、使用完全空乏绝缘硅晶体管作为通闸晶体管或存取晶体管以解决瞬时双载子效应衍生的问题,以及使用完全空乏绝缘硅晶体管作为上拉晶体管以解决历史效应衍生的问题。
附图说明
图1为一使用本发明的静态随机存取存储器示意图;
图2为一静态随机存取存储器阵列示意;
图3为第一实施例的剖面图;
图4a~4d为本发明的部分空乏绝缘硅晶体管与完全空乏绝缘硅晶体管图;
图5a与5b各提供一图示,分别以NMOS(图5a)与PMOS(图5b)的宽度及长度为变量而显示其函数-部分空乏绝缘硅、完全空乏绝缘硅以及多重闸晶体管的区域;
图6显示本发明的静态随机存取存储单元实施例的布局图;
图7a~7c与图8a~8b提供一制造时的元件示意图。
符号说明:
100~静态随机存取存储单元
102~p-沟道场效晶体管
104~p-沟道场效晶体管
106~n-沟道场效晶体管
108~n-沟道场效晶体管
110~n-沟道场效晶体管
112~n-沟道场效晶体管
114~左位元线
116~右位元线
118~接地线
120~字符线
122~供电节点
130~部分空乏绝缘硅晶体管
132~完全空乏绝缘硅晶体管
134~基板
136~绝缘层
138~硅层
140~硅层
142~隔离区
150~部分空乏晶体管元件
160~内埋绝缘层
162~半导体层
164~源极区
166~漏极区
168~栅极区
170~沟道区
172~栅极介电层
180~长沟道晶体管
182~源极
184~漏极
186~栅极
188~栅极介电层
190~超环冕掺杂
192~淡掺杂基底
200~晶体管
202~内埋绝缘层
204~基底区
205~主动区
206~空乏区
208~隔离区
210~栅极电极
212~刻意的凹陷
214~栅极介电层
220~类鳍式场效晶体管元件
250~绝缘层上半导体晶圆
252~半导体层
254~绝缘材质
256~底层基板
258~主动区或硅鳍
260~隔离区
262~栅极介电层
264~栅极电极材质
270~间隙壁
272~高应力膜
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂,下文特举出较佳实施例,并配合所附图式,作详细说明如下:
本发明是有关于同时申请中的发明,其美国专利申请序号为10/319,119,标题为“使用部分空乏、完全空乏以及多重闸元件的绝缘层上半导体晶片”,申请于2002年12月12日,以及另一同时申请中的发明,其美国专利申请序号为10/426,566,标题为“使用应变通道部分空乏、完全空乏以及多重闸晶体管的绝缘层上半导体晶片”,申请于2003年4月30日;这些申请案可引入此处作为参考,本发明植基于引入中请案所述的先前发明上,并提供了改善效果。
一方面,本发明是有关静态随机存取存储器;静态随机存取存储器一般用于数据处理器以储存指令与数据,静态随机存取存储器通常使用于需要较快存取率的数据处理器,近来的静态随机存取存储器设计已经利用部分空乏绝缘硅技术的优点,借由在绝缘硅基板上制造静态随机存取存储器,与在块晶硅基板上制造静态随机存取存储器相较,可得到高达20~30%的性能提升。
图1显示一六个晶体管的互补式金氧半静态随机存取存储单元100示意图;此静态随机存取存储单元100通常包括六个金氧半场效晶体管,两个P-沟道场效晶体管102及104用于上拉操作,两个N-沟道场效晶体管106及108用于下拉操作,以及两N-场效晶体管110及112用于输入/输出存取,也就是通闸存取;如图1所示,P1与N1形成一反相器,此反相器与包括P2与N2的另一反相器交互耦接,元件110及112为通闸存取元件以控制对静态随机存取存储单元100的读写。
左位元线(BL)114、右位元线(BR)116、接地线(GND)118以及供电节点(VDD)122亦示于图中,左位元线114传送的信号互补于右位元线116传送的信号,于是互补式对偶位元线114及116有时候被称为位元线与反位元线,一字符线(WL)120耦接至旁通晶体管110及112的栅极以致于存于存储单元100的一逻辑值可置于位元线114及116上,抑或反之亦然。
一典型的静态随机存取存储器阵列包括诸多前述静态随机存取存储单元100所形成的m列n行的矩阵,如图2所示。同一列的存储单元共享一字符线120(如:WL0或WL1),而同一行的存储单元则共享相同的互补式对偶位元线114及116(如:BL0或BL1
Figure A20041007033100112
),前述设计使用于许多静态随机存取存储器,举例而言,包括:一有1024乘以1024个存储单元100的一兆位存储器。
在习知的以部分空乏绝缘硅晶体管建构的静态随机存取存储单元中,存储单元中的所有晶体管皆为部分空乏绝缘硅晶体管;然而,以部分空乏绝缘硅晶体管建构的静态随机存取存储单元受到浮动基底效应衍生的问题所困扰,主要由于当施加一偏压于晶体管的源极与漏极时,其浮动基底区会被充电。
举例而言,请参照图2,假若WL0被选定(如:在一高电压准位),而WL1未被选定(如:在一低电压准位),未被选定的存储单元100c的通闸晶体管110可能是一N-沟道晶体管,当一物理值“1”存于存储单元中时,通闸晶体管110的源极与漏极处于一初始高电位,P-型基底区会被充电至与源极及漏极一样的电位,当未被选定的存储单元100c的左位元线BL0突然接地时,通闸晶体管110的源极亦因而突然接地,而基底与源极之间的p-n接面会被导通,在浮动基底内累积的电荷会流出晶体管,提供从晶体管流至位元线BL0的寄生电流,此电流亦即所知的寄生双载子漏电流,这可能会减少噪声边限(noise margin)以及静态随机存取存储器电路的稳定度。
在特定的动态电路中,寄生双载子效应若未经适当的处理将造成逻辑态的错误;在一静态随机存取存储器阵列中,通闸晶体管110或112所贡献的寄生双载子漏电流会致使静态随机存取存储器阵列的速度比无漏电流状态下慢了高达20%,这便是已知的瞬时双载子效应(transientbipolar effect)并已为Kuang等人在1997年6月于国际电机电子工程师学会固态电路期刊(IEEE Journal of Solid-State Circuits)第32册6月号第837~844页中所报导,此论文可引为本文的参考。
一方面,本发明提供一方法及系统以克服习知技术的缺点,并提供一具高度可生产性的类部分空乏绝缘硅技术(PD-SOI-like technology),此技术可制造完全空乏绝缘硅型的元件,以消除浮动基底效应(如:历史效应),可将部分空乏绝缘硅与完全空乏绝缘硅晶体管整合在同一晶片上的绝缘硅技术已被成功发展出来,于本发明中,上述的绝缘硅技术可用以形成同时使用了部分空乏绝缘硅与完全空乏绝缘硅晶体管的静态随机存取存储单元。
本发明的第一实施例提供一具有部分空乏绝缘硅与完全空乏绝缘硅晶体管的静态随机存取存储单元,本发明的另一实施例教示一形成该静态随机存取存储单元的方法,对于静态随机存取存储器中易受浮动基底效应影响的重要部分,借由引入完全空乏绝缘硅晶体管可以显著地改善静态随机存取存储器阵列的效能,此外,本发明亦提供一用以形成静态随机存取存储单元的方法与结构,该静态随机存取存储单元是使用部分空乏绝缘硅与完全空乏绝缘硅晶体管,并提供了效能提升。
本发明一较佳实施例使用了一绝缘硅技术,该绝缘硅技术在同一制程中引入了部分空乏绝缘硅与完全空乏绝缘硅晶体管,亦即部分空乏绝缘硅与完全空乏绝缘硅晶体管可形成于同一半导体基板上,且这些晶体管可被彼此相近地形成,因此,借由使用本发明的绝缘硅技术,可设计出一静态随机存取存储单元,该存储单元同时使用了部分空乏绝缘硅与完全空乏绝缘硅晶体管,本发明的实施例亦可选择性地将应变(strain)引入绝缘硅晶体管的沟道中,以提升此静态随机存取存储单元的效能。
依据本发明的一实施例的静态随机存取存储单元的示意图标于图1,如上所讨论,图1的示意图显示了一六个晶体管的静态随机存取存储单元100,在此较佳实施例中,部分空乏绝缘硅与完全空乏绝缘硅晶体管皆被使用于静态随机存取存储单元100。
举例而言,在一实施例中,四个组成两交互耦合反相器的晶体管102、104、106以及108是以部分空乏绝缘硅晶体管所组成,正如之前,部分空乏绝缘硅晶体管102与106组成第一反相器,而部分空乏绝缘硅晶体管104与108组成第二反相器,两通闸晶体管110与112(有时亦称存取晶体管)为完全空乏绝缘硅晶体管,在此较佳实施例中,晶体管110与112皆为n沟道晶体管(虽然它们亦可能为p沟道晶体管)。
借由使用完全空乏绝缘硅晶体管作为通闸晶体管或存取晶体管110与112,可避免与双载子漏电流或瞬时双载子效应有关的问题,浮动基底效应并不存在于完全空乏绝缘硅晶体管中,完全空乏绝缘硅晶体管不受浮动基底效应影响,是因为基底为完全空乏,并无任何一部分的基底区未被空乏,一绝缘硅晶体管若有较低的基底掺杂度或是较薄的基底厚度,便可能有一完全空乏的基底,此外,在超微缩元件中,为了获得对短沟道效应有良好的控制,元件基底厚度可减低至栅极长度的三分之一以下,如此薄的基底厚度可能需要增高式源/漏极(raised source/drain)技术以降低串联阻值。
依据本发明的另一实施例,上拉晶体管102与104为完全空乏绝缘硅晶体管,在此实施例中,通闸晶体管110与112可能是部分空乏绝缘硅晶体管,但最好是完全空乏绝缘硅晶体管,下拉晶体管106与108最好是部分空乏绝缘硅晶体管,但亦可能是完全空乏绝缘硅晶体管。
目前为止,静态随机存取存储单元已被描述于存储阵列,亦即一行与列的存储单元的二维矩阵,然而此观念亦可适用于其它元件,举例而言,许多锁存器、缓存器、先入先出(FIFO)以及其它包括如图1与图2所示的交互耦合反相器之类的元件,这些元件的任一者皆可受利于本发明的诸多面向。
图3为一元件的剖面图,该元件包括一部分空乏绝缘硅晶体管130以及二完全空乏绝缘硅晶体管132,这些晶体管130及132形成于一绝缘硅基板上,此绝缘硅基板包括一基板134(如:硅基板)以及一绝缘层136(如:内埋氧化层),部分空乏绝缘硅晶体管130形成于一硅层138中,且完全空乏绝缘硅晶体管132形成于一硅层140中,隔离区142区隔了分隔的主动区。
图1的静态随机存取存储单元100可以如图3的结构所建构,举例而言,在第一与第二个静态随机存取存储器结构实施例所提的位于硅层140中的完全空乏绝缘硅晶体管,可建构于基底厚度比最大空乏宽度Wd,max小的硅层中,空乏宽度Wd,max如方程式所示:
W d , max = 4 ϵ s φ b q N a - - - - ( 1 )
此处εs为晶体管的基底区的介电系数,q为基本电荷量,Na为晶体管的基底区的平均掺杂浓度,而φb如下所示:
φ b = kT q ln ( N a n i ) - - - - ( 2 )
此处k为波兹曼常数,T为温度,而ni为本征载子浓度,对硅而言,ni为1.45×1010cm-3
掺杂浓度Na可由已知的临界电压(threshold voltage)间接得知,所使用的方程式为
V th = ( Φ M - Φ S ) + 2 φ b + 4 ϵ s q N a φ b ϵ d / t d - - - - ( 3 )
此处td为栅极介电层的实质厚度,εd为栅极介电层的介电系数,ΦM为栅极电极材质的功函数,ΦS为组成晶体管沟道区的材质的功函数。
由于晶体管的临界电压Vth为已知或可轻易地决定,且若已知栅极电极材质,便可知(ΦMS),因此由上述Vth的公式可解出Na,如前所述,Na可由Vth决定,或由其它已知的物理或实验分析技巧得知。
Na值可接着用于计算最大空乏区宽度,假若计算所得的Wd,max大于基底区的厚度,则晶体管为一完全空乏绝缘硅晶体管;假若计算所得的Wd,max小于基底区的厚度,则晶体管为一部分空乏绝缘硅晶体管,此为决定绝缘硅晶体管是否为完全空乏绝缘硅晶体管或部分空乏绝缘硅晶体管的第一个方法。
第二个方法类似于第一个方法,以Vth表示Wd,max,将方程式(3)重新排列可得:
4 ϵ s q N a φ b = [ V th - ( Φ M - Φ S ) - 2 φ b ] ( t d / ϵ d ) - - - - ( 4 )
将两边取倒数,并乘以4εsφb,可得
4 ϵ s φ b 4 ϵ s q N a φ b = 4 ϵ s φ b ( V th - ( Φ M - Φ S ) - 2 φ b ) · ( t d / ϵ d ) - - - - ( 5 )
方程式(5)的左侧为Wd,max,可得
W d , max = 4 ϵ s φ b 4 ϵ s q N a φ b = 4 ϵ s φ b ( V th - ( Φ M - Φ S ) - 2 φ b ) · ( t d / ϵ d ) - - - - ( 6 )
由于n沟道晶体管的ΦS为(4.61+φb),而p沟道晶体管的ΦS为(4.61-φb)可得
n沟道晶体管的 W d , max = 4 ϵ s φ b { [ V th - Φ M + 4.61 - φ b ] ( t d / ϵ d ) } - - - - ( 7 n )
p沟道晶体管的 W d , max = 4 ϵ s φ b { [ V th - Φ M + 4.61 - 3 φ b ] ( t d / ϵ d ) } - - - - ( 7 p )
第三个方式为检验绝缘硅晶体管的漏极电流对漏极电压(IDS-VDS)的特性,假若IDS-VDS的斜率出现扭曲或不连续,晶体管为一部分空乏绝缘硅晶体管,不然,晶体管便为一完全空乏绝缘硅晶体管。
在图3中,部分空乏绝缘硅与完全空乏绝缘硅晶体管以改变硅层厚度的方式形成于同一基板上,部分空乏绝缘硅晶体管130可使用厚度大于Wd,max的硅层,完全空乏绝缘硅晶体管132可使用厚度小于Wd,max的硅层,在另一实施例中,有一些晶体管形成于比硅层138要薄的硅层140上,无论这些晶体管为完全空乏绝缘硅或部分空乏绝缘硅晶体管。
然而,在一较佳实施例中,完全空乏绝缘硅晶体管并非借由改变硅层厚度所形成,在此较佳实施例中,完全空乏绝缘硅晶体管为三维或类鳍式场效晶体管(Fin-FET-like)的完全空乏绝缘硅晶体管,以利用新式的元件几何来消除浮动基底效应,一般而言,平面的完全空乏绝缘硅晶体管的宽度大于50奈米,而非平面的完全空乏多重闸(multiple-gate)晶体管的宽度小于50奈米。
同时形成部分空乏绝缘硅与完全空乏绝缘硅晶体管的观念可更清楚地以图4a至图4d加以阐明,图4a至图4d图示了部分空乏绝缘硅晶体管以及完全空乏绝缘硅晶体管,该部分空乏绝缘硅晶体管以及完全空乏绝缘硅晶体管亦被描述于同时申请中的另一发明,其美国专利申请序号为10/319,119,标题为“使用部分空乏、完全空乏以及多重闸元件的绝缘层上半导体晶片」,申请于2002年12月12日。图4b的完全空乏绝缘硅晶体管使用一淡基底掺杂,使最大的空乏宽度大于硅层厚度,以达成完全空乏;图4d的完全空乏绝缘硅晶体管使用一新颖的几何构造以使栅极电场由硅基底两侧往内侵渗,以达成完全基底空乏。
透过设计超环冕(super-halo)掺杂以及淡基底掺杂,可在不同的栅极长度形成完全空乏绝缘硅以及部分空乏绝缘硅元件,如图4a与图4b所示。请先参照图4a,一部分空乏晶体管元件150形成于一内埋绝缘层160上,虽然基板未绘示于图中,但内埋绝缘层160是形成于一基板上,例如:一未掺杂或淡掺杂的硅基板(见图3的基板134)。
内埋绝缘层160通常为一如二氧化硅的氧化层,其它的绝缘层(如:硅氮化合物或铝氧化合物)亦可被使用,在一些实施例中,内埋绝缘层可包括一堆栈层,如:氧化物、氮化物及氧化物的堆栈层。
晶体管元件150形成于半导体层162上,且包括一源极区164与一漏极区166,一栅极168覆于一沟道170上,且由栅极介电层172将栅极168与沟道170分开。
相同地,长沟道晶体管180包含一源极182、一漏极184、一栅极186以及一栅极介电层188。晶体管180可与晶体管150形成于同一半导体层162抑或不同半导体层上,例如:同一芯片的不同的岛状层或平台上。
一特征为如图4b所示的超环冕掺杂190的设计(或者如图4a的双超环冕掺杂190)以及淡基底掺杂192,以使得当栅极长度增长时,晶体管的基底有效掺杂浓度会随的降低,超环冕掺杂区190的掺杂浓度约为每立方公分1×1018到2×1019个掺杂物(dopant),在淡掺杂基底区192的掺杂浓度约为每立方公分1×1016到1×1018个掺杂物。
在图4a中,短沟道晶体管150的高浓度超环冕掺杂190会造成最大空乏区宽度小于硅膜162的厚度,使得晶体管基底因此为部分空乏。当栅极168长度增加时,基底区的增加部分为淡掺杂基底区192所组成,且平均有效基底浓度因而减低,因此,最大空乏区宽度伴随着晶体管栅极或沟道长度的增加而增加。在图4b中,长沟道晶体管180有一淡基底掺杂,且最大空乏区宽度大于硅膜162的厚度,而晶体管基底为完全空乏。
现请参照图4c与图4d,达成将晶体管基底完全空乏的另一方法为,借由使用一新颖的几何构造以使电场线(electric field line)由晶体管基底两侧往内侵渗。现请参照图4c,一晶体管200形成于一内埋绝缘层202上,内埋绝缘层202可包含上述有关绝缘层160的任何特征,且可形成于一基板上,而前面有关图4a与图4b的讨论亦相同地适用于此。在此元件中,一主动半导体层区域205包含一基底区204与一空乏区206,主动区205透过隔离区208与其它主动区隔离,此隔离区208较佳而言,为一浅槽隔离(STI)区,须知其它隔离结构亦可被使用。
一栅极电极210环绕晶体管主动区(如:沟道区)而形成,因此,一刻意的凹陷212在隔离区208内形成,使得半导体层205包含有侧壁,栅极电极210邻接于主动层205的上表面与侧壁。一栅极介电层214形成于栅极电极210与主动区205之间。
晶体管元件200的源极与漏极区并未绘示于图4c中,在此例中,沟道电流流进或流出页面,于是,源/漏极区的一位于页面上的一平面,而另一则位于页面下的一平面。
图4d显示一类鳍式场效晶体管元件220的类似结构,与图4c相似的元件以相同的参考数字标示,在此例中,此主动半导体层很薄使得基底完全地空乏。
此新颖晶体管几何构造的一特征为在隔离区208内的刻意的凹陷212,如图4c与图4d所示。图4c的平面式部分空乏晶体管200有一比最大空乏区层宽度Wd,max要大的宽度,当主动区宽度W(见图4d)缩减到比两倍基底的空乏区宽度要窄时,栅极电场由隔离区边缘开始侵渗,消除了未空乏基底区,而使得图4d的元件完全空乏。
最终形成的完全空乏绝缘硅元件有一非平面的几何结构且为一多重闸晶体管,栅极电极210环绕晶体管基底206的复数面(两侧壁与上表面)。借由栅极电极210环绕晶体管基底205,多重闸晶体管容允栅极电场向晶体管基底横向侵渗,因而提升控制短沟道效应的能力。
本发明的较佳实施例以完全空乏绝缘硅与部分空乏绝缘硅晶体管依据晶体管尺寸的分布,教示一使用同一制程技术将部分空乏绝缘硅与完全空乏绝缘硅晶体管引入同一芯片上的独特方式,图5a与图5b(统合为图5)显示部分空乏绝缘硅与完全空乏绝缘硅晶体管依据主动区宽度W与晶体管栅极长度Lg的分布,图5a提供N型金氧半元件的数据,而图5b提供P型金氧半元件的数据,这些图提供了一对应图,显示了部分空乏绝缘硅晶体管(灰色区)、传统完全空乏绝缘硅晶体管(白色区)以及多重闸晶体管(虚线框所围的区域)的分布区域,此分部区域为N型金氧半与P型金氧半晶体管的宽度与长度的函数。
平面式部分空乏绝缘硅与完全空乏绝缘硅晶体管通常有宽度大于50奈米的主动区,而非平面多重闸完全空乏晶体管通常有宽度小于50奈米的主动区;由实验所得的图5的结果中,晶体管是以65奈米的部分空乏绝缘硅制程所制造,此制程的名义上的栅极长度为45奈米,硅基底厚度为40奈米,还有双性掺杂(dual-doped)复晶硅栅极电极、14埃(angstroms)的氮化栅极氧化层、以及钴硅化(cobalt silicided)的源/漏极与栅极。
P沟道晶体管(图5b)的部分空乏绝缘硅区比N沟道晶体管(图5a)要小,因为冲击离子化引发的寄生双载子效应在P沟道晶体管中比较弱,当栅极长度增加时,部分空乏绝缘硅会转换成完全空乏绝缘硅。此外,非平面的类鳍式或多重闸晶体管通常是于比50奈米要小的宽度下所获得,有着短栅极长度Lg的宽沟道元件为部分空乏,显示了漏极电流IDS对漏极电压VDS特征曲线的扭曲,当W减少时,部分绝缘硅会转换成完全绝缘硅,且IDS对VDS特征曲线的扭曲会消失。
很清楚地,借由使用不同W与Lg的晶体管组合,可以结合部分空乏绝缘硅与完全空乏硅晶体管的优点,举例而言,当将块晶技术的电路设计转换成绝缘硅技术的电路设计时,电路的症结部分可使用完全空乏绝缘硅元件以达成最小的浮动基底效应,而电路的其余部分则使用部分空乏硅晶体管,举例而言,电路的症结部分可能包含模拟电路以及动态电路。
一静态随机存取存储单元的布局建构例示于图6,须知其它的布局建构亦可使用,为简明起见,金属层布局未示于图中。在此特定布局中,字符线(WL)120乃沿水平方向表示,左位元线114、右位元线116以及接地线GND118亦示于图中,晶体管的尺寸亦标明其中,每一晶体管的宽度与长度分别以W与L标示,且晶体管的名称亦以下标表示,举例而言,WPG1,FD与LPG1,FD标示完全空乏绝缘硅通闸晶体管102的宽度与长度。
依据本发明的较佳实施例,是选择通闸晶体管102与104的宽度与长度使得它们若为n沟道晶体管,便落在图5a中的完全空乏绝缘硅或多重闸晶体管区(白色区域),若为p沟道晶体管,便落在图5b中的完全空乏绝缘硅或多重闸晶体管区(白色区域),较佳而言,可选择通闸晶体管102与104的宽度与长度使得它们落在多重闸类鳍式晶体管区,此等晶体管若为n沟道晶体管,通常有宽度约50奈米或更小的布局宽度,若为p沟道晶体管,通常有宽度约60奈米或更小的布局宽度;可选择晶体管102与104的栅极长度使得它们通常大于下拉晶体管106与108的栅极长度,在此较佳实施例中,下拉晶体管106与108为部分空乏绝缘硅晶体管。
下拉晶体管106(108)的电导对通闸晶体管110(112)的电导的比值可以作为一基本的基准,以量度静态随机存取存储单元的稳定性或该存储单元维持其数据态的能力,此比值为互补式金氧半静态随机存取存储器设计者所指的β或β比值,定义为下拉晶体管的电导对通闸晶体管的电导的比值,β比值越大,存储单元越稳定,且其静态噪声边限(static noisemargin)会增加,一晶体管的电导约略正比于有效载子移动率μeff以及元件宽度对沟道长度的比值(也就是W/L),因此,静态随机存取存储单元的β值约为晶体管106的μeff(W/L)对晶体管110的μeff(W/L)的比值。假若晶体管106与110有相同的沟道长度,则β值便成为晶体管106的沟道宽度对晶体管110的沟道宽度的比值。β值较佳而言,视静态随机存取存储器的应用而定,约落在1.8到3的范围。
本发明的静态随机存取存储单元还可使用具应变沟道区的晶体管,举例而言,图1中组成静态随机存取存储单元的晶体管可皆为应变沟道晶体管,应变沟道晶体管是用于有效提升静态随机存取存储单元的性能,因此,晶体管110与112可为具应变沟道的完全空乏绝缘硅晶体管,而晶体管102、104、106及108可为应变沟道的部分空乏绝缘硅晶体管,使用适度的应变可提升载子移动率,且应变所致的移动率提升是为除了元件微缩之外,用以改善晶体管性能的另一方式。
将应变引入同一芯片上的部分空乏绝缘硅与完全空乏绝缘硅晶体管的沟道区亦被描述于同时申请中的发明,其美国专利申请序号为10/426,566,标题为“使用应变沟道部分空乏、完全空乏以及多重闸晶体管的绝缘层上半导体晶片”,申请于2003年4月30日,该申请案可引入此处作为参考;在此方式中,一高应力膜形成于完成的晶体管结构上,该应力子(也就是高应力膜)对沟道施予显著的影响,改变沟道区中的硅晶格间隔,因而将应变引入沟道区。
使用部分空乏绝缘硅晶体管与完全空乏绝缘硅晶体管或多重闸晶体管以制造上述静态随机存取存储单元的方法将描述于后,请参照图7a至图7c,起始物质是为一绝缘层上半导体型晶圆(semiconductor-on-insulator wafer)250,此绝缘层上半导体型晶圆包括一覆盖于绝缘层254上的半导体层252,而绝缘层254又覆盖于一基板256上,如图7a所示;半导体层252可为元素半导体(如:硅与锗)、合金半导体(如:硅锗)或化合物半导体(如:砷化镓与磷化铟),在此较佳实施例中,半导体层252为硅,较佳而言,为单晶硅。
绝缘层254可为如硅氧化合物、铝氧化合物、或硅氮化合物的任意绝缘材质,在此较佳实施例中,绝缘材质254为硅氧化合物,较佳而言,为二氧化硅,此层可于形成半导体层252之前沉积于基板256上,或者,可使用氧离子布植隔离(separation by implantation of oxygen)制程将氧布植入一包含252与256的基板,底层基板256可以是任何如硅基板或砷化镓基板的基板,在其它实施例中,可使用其它如陶瓷或石英的基板。
在此较佳实施例中,半导体层252为硅,且绝缘层254为硅氧化合物,较佳而言,较佳实施例中的硅层252的厚度范围约为10至2000埃,且硅氧化合物层的厚度约为100至2000埃。
现请参照图7b,借由将硅层252图案化,可形成一主动区或硅鳍258,举例而言,主动区或硅鳍的图案化可借由在硅层252上沉积一屏蔽材质(未示于图中),再借由光学微影(optical lithography)将屏蔽材质图案化以形成一图案化的屏蔽(未示于图中),并对硅层252蚀刻,再将图案化的屏蔽去除,屏蔽材质可为一光阻、硅氮化合物或者一由覆有硅氮化合物层的硅氧化合物层所组成的堆栈层;隔离区260,较佳而言,包括一如硅氧化合物的介电层,是用以将硅主动区258与其它主动区(如:鳍;未示于图中)予以隔离。
现请参照图7c,形成一栅极介电质,栅极介电层262有一厚度介于3至100埃,主动区258之上的栅极介电层262厚度可与主动区258侧壁上的栅极介电层262厚度不同,举例而言,在上表面的栅极介电层262厚度比侧壁上的要薄,在某些例子中,在主动区258上表面的栅极介电层262的厚度小于20埃。
栅极介电质可包括一诸如硅氧化合物、硅氧氮化合物、或氮化的硅氧化合物抑或其组合的栅极介电材质,绝缘材质可以是一具高介电系数的材质,其介电系数大于5,如:铝氧化合物(Al2O3)、铪氧化合物(HfO2)、铪硅氮氧化合物(HfSiON)、硅酸铪(HfSiO4)、锆氧化合物(ZrO2)、硅酸锆(ZrSiO4)、镧氧化合物(La2O3)。
在较佳实施例中,栅极介电质262为硅氧化合物,可在氧气中于摄氏500至1000度的范围内以热氧化(thermal oxidation)形成,栅极介电层262可以化学气相沉积或反应式溅镀形成,栅极介电层262覆盖了硅鳍258的上表面及侧壁。
栅极介电层262适度地形成后,栅极电极材料264可形成于栅极介电层262之上,栅极电极材料264可以复晶硅、复晶硅锗、金属、金属硅化物、金属氮化物或金属氧化物形成,举例而言,金属者如钼(molybdenum)、钨(tungsten)、钛(titanium)、钽(tantalum)、铂(platinum)以及铪(Hafnium)可被用为栅极电极264的一部分,金属硅化物包括但不限于镍硅化合物、钴硅化合物、钨硅化合物、钛硅化合物、钽硅化合物、铂硅化合物以及铒硅化合物,金属氮化物包括但不限于钼氮化合物、钨氮化合物、钛氮化合物以及钽氮化合物,金属氧化物包括但不限于钌氧化合物以及铟锡氧化物。
栅极电极材质264可以如化学气相沉积的传统方式沉积,举例而言,栅极电极可以沉积硅与耐融金属(refractory metal)形成,再续以回火而形成一金属硅化物栅极电极材质,在实施例中,耐融金属可为钛、钽、钴或镍。
栅极电极材质264经使用光微影方式,再使用电浆蚀刻予以图案化后,以形成栅极电极,图7c是显示于栅极电极形成后(见图6)的完全空乏绝缘硅通闸晶体管PG1FD以及部分空乏绝缘硅下拉晶体管N1FD的栅极电极,晶体管的栅极长度与宽度亦示于图7c的三维图示中,栅极介电质262至少位在栅极电极264所覆盖的元件区域内。
额外的制程步骤将于图8a与图8b中讨论,图中只显示了晶体管的其中之一。
源极266与漏极268延伸区(如:淡源/漏极掺杂区)是以离子布值方式形成,超环冕布植亦可于此阶段完成,借由与晶圆垂直方向夹15至45度的大角度进行超环冕布植,具短沟道长度的元件将接收到较高的有效沟道掺杂浓度,而具长沟道长度的元件将接收到较低的有效沟道掺杂浓度。
间隙壁270通常使用已知或习用的技术(如:间隙壁材质沉积与非等向电浆蚀刻)所形成,间隙壁材质可包括一如硅氮化合物或二氧化硅的介电材质,在较佳实施例中,间隙壁270为硅氮化合物。
在间隙壁形成之后,源/漏极区266与268以布植形成,并可以一或多种如金属以及硅化物(未示于图中)的导电材质对源极与漏极区作带状附着,且导电材质可经由侧壁或主动区上的接触孔(contact)与源漏极接触。
其后,一高应力膜272沉积于如图8b所示的已完成晶体管结构上,依据此发明,高应力膜不仅接触主动区258的上表面还接触了其侧壁表面,举例而言,高应力膜272可为电浆辅助化学气相沉积(PECVD)的硅氮化合物,电浆辅助化学气相沉积的硅氮化合物可用于将伸张或收缩应力引入沟道区,薄膜的残存应力会影响到沟道中的应变分量,薄膜的残存应力可依化学计量组成的(stoichiometric)硅氮化合物的高张力态至富含硅(silicon-rich)薄膜的收缩态而量身订作,沟道区中应变的伸张或收缩性可借由改变制程条件加以调整,该制程条件如:温度、压力、以及一前驱物(precursor)气体(如:二氯硅甲烷)对整体气体的流量比。
在高应力膜272形成后,沉积一保护层(passivation;未示于图中),其厚度为数千埃(如:1000至5000埃),保护层较佳而言,包括了硅氧化合物,接触孔(未示于图中)借由对保护层与高应力膜272而形成,导电材质(未示于图中)再填入接触孔以对晶体管的源极区266、漏极区268以与门极电极264进行电连接。

Claims (15)

1、一种静态存储元件,其特征在于所述静态存储元件包括:
一第一反相器,有一耦接至一左位元节点的输入,以及一耦接至一右位元节点的输出;
一第二反相器,有一耦接至一右位元节点的输入,以及一耦接至一左位元节点的输出;
一第一完全空乏绝缘层上半导体晶体管,有一耦接至一左位元节点的漏板;
一第二完全空乏绝缘层上半导体晶体管,有一耦接至一右位元节点的漏极;
一对互补的位元线,包括一左位元线以及一右位元线,其中左位元线耦接至该第一完全空乏绝缘层上半导体晶体管的源极,且右位元线耦接至该第二完全空乏绝缘层上半导体晶体管的源极;以及
一字符线,该字符线耦接至该第一完全空乏绝缘层上半导体晶体管的栅极以及该第二完全空乏绝缘层上半导体晶体管的栅极。
2、根据权利要求1所述的静态存储元件,其特征在于:该第一与第二反相器皆包括:
一部分空乏n沟道下拉晶体管;以及
一p沟道上拉晶体管,与该n沟道下拉晶体管串联耦接。
3、根据权利要求2所述的静态存储元件,其特征在于:该p沟道上拉晶体管包括一部分空乏p沟道上拉晶体管。
4、根据权利要求2所述的静态存储元件,其特征在于:该部分空乏绝缘层上半导体晶体管有一空乏宽度与基底厚度,该空乏区宽度比基底厚度要小。
5、根据权利要求1所述的静态存储元件,其特征在于:该第一与第二完全空乏绝缘层上半导体晶体管包括绝缘硅晶体管。
6、根据权利要求5所述的静态存储元件,其特征在于:该第一与第二完全空乏绝缘层上半导体晶体管各具有一空乏宽度及基底厚度,该宽乏宽度比基底厚度要宽。
7、根据权利要求1所述的静态存储元件,其特征在于:该第一与第二完全空乏绝缘层上半导体晶体管包括多重闸晶体管。
8、根据权利要求1所述的静态存储元件,其特征在于:该第一与第二完全空乏绝缘层上半导体晶体管包括n沟道晶体管。
9、根据权利要求1所述的静态存储元件,其特征在于:该第一与第二完全空乏绝缘层上半导体晶体管包括p沟道晶体管。
10、根据权利要求1所述的静态存储元件,其特征在于:该第一与第二反相器各包含一串联耦接至一p沟道上拉晶体管的n沟道下拉晶体管,且其中该第一与第二完全空乏绝缘层上半导体晶体管有一电导值,该电导值小于该n沟道下拉晶体管的电导。
11、根据权利要求1所述的静态存储元件,其特征在于:该第一与第二完全空乏绝缘层上半导体晶体管各包括:
一垂直半导体鳍,该垂直半导体鳍形成于一绝缘层上,该鳍有一上表面以及两侧壁表面,该绝缘层位于一基板上;
一栅极介电层,该栅极介电层覆盖于该半导体鳍上;
一栅极电极,该栅极电极包覆于该半导体鳍的该上表面与该两侧壁表面,且位于栅极介电层之上;以及
一源极与漏极区域,位于该半导体鳍内,且在栅极电极的两侧。
12、根据权利要求11所述的静态存储元件,其特征在于:该栅极介电层位于该鳍的上表面的厚度异于位于该鳍的侧壁表面上的该栅极介电层的厚度。
13、根据权利要求12所述的静态存储元件,其特征在于:该栅极介电层位于该鳍的上表面的厚度比位于该鳍的侧壁表面的该栅极介电层的厚度要薄。
14、根据权利要求1所述的静态存储元件,其特征在于:该第一与第二完全空乏绝缘层上半导体晶体管各有一带有应变的沟道区。
15、根据权利要求1所述的静态存储元件,其特征在于:该第一与第二反相器各包含一部分空乏绝缘层上半导体晶体管,且有一带有应变的沟道区。
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