CN1507063A - 使用多栅极晶体管的互补金属氧化物半导体晶体管反向器 - Google Patents

使用多栅极晶体管的互补金属氧化物半导体晶体管反向器 Download PDF

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Abstract

一种使用多栅极晶体管的互补式金属氧化物半导体晶体管反向器，该互补式金属氧化物半导体晶体管反向器包含：至少一第一多栅极晶体管，该第一多栅极晶体管包含一第一源极连接至一电源供应器，一第一漏极连接至一输出端，以及一第一栅极电极；至少一第二多栅极晶体管，该第二多栅极晶体管包含一第二源极连接至一接地端，一第二漏极连接至该输出端，以及一第二栅极电极；以及一输入端，连接至该第一栅极电极与该第二栅极电极。

Description

使用多栅极晶体管的互补金属氧化物半导体晶体管反向器
技术领域
本发明涉及一种绝缘层上覆硅(silicon on insulator，SOI)的电路，且特别是有关于一种使用多栅极晶体管的互补式金属氧化物半导体晶体管反向器。
背景技术
金属氧化物半导体场效晶体管(metal-oxide-semiconductor field effecttransistor，MOSFET)的技术是生产极大规模集成电路(ultra-large scaleintegrated，ULSI)中最主要的半导体技术。在过去数年中，MOSFETs尺寸的减小提供每单元功能(unit function)在速度效能、电路密度以及成本上持续的进步。当传统MOSFET的栅极长度(gate length)越做越小时，源极和漏极与信道和栅极之间的相互作用会增加，因而会对信道电位(channel potential)造成影响。因此，具有短栅极长度的MOSFET，会有栅极在实际上并无法控制信道开与关的问题。这种MOSFET栅极控制减弱的现象被称做短信道效应(short-channel effects)。一般而言，会利用增加体掺杂的浓度、减少栅极氧化层的厚度以及极浅源极/漏极接点(ultra-shallow source/drain junctions)等方法来抑制短信道效应。然而，以大块硅基板(bulk silicon substrates)为主的传统组件结构，当其组件尺寸进入次50纳米(sub-50nm)的范围时，在此范围下的体掺杂浓度、栅极氧化层厚度以及源极/漏极掺杂轮廓(doping profile)等的要求会增加许多实现上的困难。因此，随着组件尺寸日渐缩小，在前端制程上必须要有所创新或使用替代的组件结构才能避免短信道效应。
当组件尺寸进入次30纳米的范围时，使用具有多栅极电极(multiple-gateelectrodes)的替代组件结构来控制短信道效应是一个相当有用的方法。多栅极MOSFET结构被预期可将互补式金属氧化物半导体晶体管(CMOS)技术的延展性(scalability)延伸超过传统MOSFET的限制，并且能够达到硅MOSFET的最终限制。此额外加入的栅极会加强栅极与信道间耦合的电容，增加栅极对信道电位的控制，帮助抑制短信道效应，以及延长MOSFET的延展性。
多栅极组件的最简单例子就是双栅极MOSFET结构，此结构的制造方法在Hu等人的美国专利第6413802B1号中有描述。图1A为此专利中的双栅极MOSFET的上视图，图1B为沿图1A中1B-1B′的剖面结构示意图。此结构在信道或硅体(silicon body)的相反两侧有两个栅极电极。双栅极MOSFET的信道包含一个薄的半导体鳍13，此半导体鳍13是在表面具有一绝缘层11(例如：氧化硅)的硅基板10上形成，且使用一个蚀刻屏蔽14来定义。再在半导体鳍13侧面形成栅极介电层12，然后进行栅极沉积(gatedeposition)与栅极图案化(gate patterning)的步骤，在半导体鳍13的侧面形成双栅极的结构，栅极电极15跨立在半导体鳍13上，分立于半导体鳍13的两边形成两个栅极。美国专利第6413802B1中的蚀刻屏蔽14在制程中从头到尾都保留在半导体鳍13之上的信道区域中。
单一半导体鳍的组件宽度(device width)被定义为半导体鳍高度h1的两倍，变动双栅极MOSFET的半导体鳍宽度并不会对组件宽度造成影响。将多个半导体鳍平行排列在相同的基板上可以得到多组件的宽度。图2A为两个双栅极MOSFETs平行连接的上视图，图2B为沿图2A中2B-2B′的剖面结构示意图。两个双栅极MOSFETs平行连接的组件宽度是4h1。
不间断地追求高效能已经逼迫逻辑和电路设计者必须在他们的设计配置上使用各种延迟和区域的最佳化技术。在逻辑合成(logic synthesis)上，延迟的最佳化严重地依赖栅极尺寸算法，栅极尺寸算法是变动栅极的驱动力(drive strengths)来最佳化电路的延迟。
反向器电路包含一对互补的MOSFETs，即一CMOS架构的电路。此CMOS架构的电路包含P信道MOSFET(PMOS)与N信道MOSFET(NMOS)。CMOS逻辑电路中的延迟不只是依赖各级的驱动力而且也依赖PMOS与NNOS组件的宽度比(P/N width ratio)。对最佳化电路效能或电路延迟时间来说，若能自由的选择一适合的P/N宽度比是相当有利的。
反向器电路可用包含单一或多个半导体鳍的NMOS与PMOS来形成。但是，利用图1与图2中的双栅极MOSFET结构的PMOS与NMOS，因为具有相同的半导体鳍15高度，就不能提供连续范围的P/N宽度比。举例来说，若反向器的PMOS使用两个鳍且NMOS使用一个鳍，则P/N宽度比为2。若反向器的PMOS使用三个鳍且NMOS使用两个鳍，则P/N宽度比为1.5。也就是说，此P/N宽度比必须是两个整数的商数，不能连续地变动。因此，不能直接简单地使用此双栅极MOSFET结构做出一具有P/N宽度比1.35的反向器。
一种使用此双栅极MOSFET结构且可以连续变动P/N宽度比的方式是将一PMOS层31与NMOS层32垂直对准且用一介电层35分隔的堆栈结构，上面也有覆盖一层蚀刻屏蔽36，栅极电极37从中间分开源极与漏极，如图3所示。此结构已在美国专利第6413802B1中叙述，PMOS层31有一厚度tPMOS且NMOS层32有一厚度tNMOS，厚度tPMOS与厚度tNMOS可以在磊晶时调整。PMOS层31对NMOS层32的厚度比，即tPMOS/tNMOS，就是P/N宽度比，可在一大的范围中变动。然而，图3中所示的堆栈结构，并不易制造。它需要在介电层35上有一层结晶的PMOS层31，必须利用固态磊晶(solidphase epitaxy)和侧向再成长(lateral epitaxial overgrowth)的技术，这些技术是非常昂贵而且生产效能非常低。
现今在设计和制造多栅极组件例如双栅极有一些工作进展，但在电路方面则少有人投入其中，例如利用此种多栅极组件来配置的反向器电路。然而，在电路的最佳化上，单纯使用多栅极MOSFET的反向器电路至今尚未被提出过。但是要找出一个简单的方法，对具有多栅极MOSFET的反向器提供最佳P/N宽度比，是相当困难的。
发明内容
因此本发明的目的就是在提供一种多栅极晶体管的互补式金属氧化物半导体晶体管反向器，用以提供可以调变的P/N宽度比。
根据本发明的上述目的，提出一种多栅极晶体管的互补式金属氧化物半导体晶体管反向器。连接P信道多栅极晶体管的源极至一电源供应器，漏极则连接至输出端。连接N信道多栅极晶体管的源极连接至接地端，漏极则连接至该输出端。P信道与N信道多栅极晶体管的栅极电极皆与输入端连接。如此可得到一利用多栅极晶体管组成的互补式金属氧化物半导体晶体管反向器。
依照本发明的一较佳实施例，上述的多栅极晶体管包含三栅极晶体管与奥米格(omega：Ω)场效晶体管。此多栅极晶体管在覆盖绝缘层的基板上具有半导体鳍，栅极介电层位于半导体鳍表面，栅极电极位于栅极介电层表面以及源极与漏极分别座落于栅极电极两侧且位于该半导体鳍中。该源极与漏极表面有一导体层。
依照本发明一较佳实施例，绝缘层的材质为介电材料，半导体鳍的材质为硅或锗，栅极介电层的材质为二氧化硅、氮氧化硅或是介电常数高于5的高介电常数材料例如氧化镧、氧化铝、氧化铪、氮氧化铪与氧化锆。栅极电极的材质为多晶硅、多晶硅锗或金属。导体层的材质为金属或金属硅化物。
另外，本发明还提供了一种多栅极晶体管的制造方法，该多栅极晶体管的制造方法至少包括下列步骤：
形成一基板，该基板包含一半导体层于一绝缘层上方；
图案化该半导体层，以形成一半导体鳍；
形成一栅极介电层，以包覆该半导体鳍的两垂直侧面与顶部表面；
沉积一栅极材料层于该栅极介电层表面；
图案化该栅极材料层，以形成一栅极电极而跨接于该半导体鳍的两侧面与顶部表面；以及
形成一源极与一漏极于该半导体鳍。
本发明的有益效果是，利用多栅极晶体管来组成互补式金属氧化物半导体晶体管反向器，由于多栅极晶体管较传统晶体管有更好的栅极控制，可有效地避免短信道效应。而且，因为具有大的栅极面积，其信道内的电流也会越大，现今组件运作中，有相当多的时间都耗费在将电容充电或放电，若可提供的电流越大，电容充放电所需的时间越短，该组件的速度也就越快，可大幅地提升组件运作的效能。
附图说明
图1A是现有技术的双栅极MOSFET的上视图；
图1B是沿图1A中1B-1B′的剖面结构示意图；
图2A是现有技术两个双栅极MOSFETs平行连接的上视图；
图2B是沿图2A中2B-2B′的剖面结构示意图；
图3是现有技术利用PMOS和NMOS堆栈组成的CMOS反向器的立体结构示意图；
图4A是三栅极晶体管结构的上视图；
图4B是沿图4A中4B-4B′的剖面结构示意图；
图5是Ω-FET的立体结构示意图。
图6是本发明一较佳实施例的CMOS反向器的立体结构示意图；
图7是图6中CMOS反向器的结构布局图；
图8是图6中CMOS反向器的电路图；
图9A是本发明另一较佳实施例的CMOS反向器的结构布局图；
图9B是本发明另一较佳实施例的CMOS反向器的结构布局图；
图10是本发明另一较佳实施例的CMOS反向器的结构布局图；
图11A～11E是本发明制作三栅极晶体管的剖面结构流程示意图；
图12A～12B是本发明制作Ω-FET的剖面结构流程示意图；
其中，附图标记说明如下：
10：硅基板                         11：绝缘层
12：栅极介电层                     13：半导体鳍
14：蚀刻屏蔽                       15：栅极电极
31：PMOS层                         32：NMOS层
35：介电层                         36：蚀刻屏蔽
37：栅极电极                       50：基板
51：绝缘层                         52：栅极介电层
53：半导体鳍                       55：栅极电极
561：源极                          562：漏极
57：底切                           60：基板
61：绝缘层                         621：栅极介电层
622：栅极介电层                    63：半导体鳍
651：栅极电极                      652：栅极电极
661：NMOS漏极                      662：PMOS漏极
671：NMOS源极                      672：PMOS源极
71：金属线                         72：金属线
73：金属线                         74：栅极接点
75：金属线                         76：漏极接点
91：第一PMOS                        92：第二PMOS
93：第一NMOS                        94：第二PMOS
95：第二半导体鳍                    96：第一半导体鳍
97：第三半导体鳍                    98：第三PMOS
101：栅极电极                       102：NMOS
103：PMOS                           104：半导体鳍
105：半导体鳍                       110：基板
111：绝缘层                         111A：绝缘层
112：硅薄膜                         112A：半导体鳍
113：蚀刻屏蔽                       114：栅极介电层
114A：栅极介电层                    115：栅极电极
115A：栅极电极                      116：半导体鳍顶部表面
117：半导体鳍侧面                   121：底切
具体实施方式
本发明提出一种使用多栅极MOSFET的互补式金属氧化物半导体晶体管反向器。
在本发明中，使用在半导体鳍的顶部表面有一栅极的多栅极MOSFET配置一反向器电路来解决现有的问题。此半导体鳍的顶部表面有一栅极的多栅极MOSFET包含三栅极MOSFET与奥米格场效晶体管(Ω-FET)。三栅极MOSFET结构有三个栅极，一个栅极在半导体鳍的顶部表面，两个栅极在半导体鳍的两边。由于在半导体鳍的顶部多了一个栅极，三栅极组件较双栅极组件有更好栅极控制。
图4A是三栅极MOSFET的上视图，图4B为沿图4A中4B-4B′的剖面结构示意图。除了在半导体鳍13的顶部表面的蚀刻屏蔽14不见以外，三栅极MOSFET与双栅极MOSFET十分类似。栅极介电层12包覆半导体鳍13的三面，且栅极电极15跨立在半导体鳍13之上。此栅极电极15形成三个栅极：一个栅极位于半导体鳍13的顶部表面，另外两个栅极分别位于半导体鳍13的两个侧面。三栅极MOSFET的组件宽度是半导体鳍13的宽度W加上两倍的半导体鳍13高度h2，即(2h2+W)。注意此种组件结构，可调整半导体鳍13宽度W来改变组件宽度，而半导体鳍13宽度W的值可由修改电路布局来做调整。
可用具有一底切(undercut)的绝缘层来增进三栅极MOSFET的栅极控制，由于栅极电极在其剖面为一字母奥米格(omega：Ω)形状，此种结构被称为Ω-FET。如图5所示，为Ω-FET的立体结构示意图。Ω-FET的结构包括一半导体鳍53、一栅极介电层52、一栅极电极55与一源极561与一漏极562。半导体鳍53位于一基板50上方，基板50于表面具有一绝缘层51，绝缘层51于半导体鳍53底部形成一底切57，底切的下蚀量为R，横蚀量为E。栅极介电层52位于半导体鳍53表面，栅极电极55位于栅极介电层52的表面，而源极561与漏极562分别座落于栅极电极55两侧，而位于半导体鳍53中。
半导体鳍53下方底切57被栅极电极55侵入形成一字母奥米格(omega：Ω)形状的栅极结构。它相当类似有杰出延展性的完全包覆栅极(Gate-All-Around，GAA)晶体管的结构，且使用类似于双栅极或三栅极MOSFET的制程，非常容易制造。此Ω-FET具有一个顶部栅极、两个侧面栅极以及特殊的栅极延伸。因此Ω-FET就是栅极几乎包覆整个硅体的晶体管。事实上，电极延伸的越长，即横蚀量E越大，此结构就越接近GAA晶体管的结构。
此栅极电极55的侵入可以帮助阻挡漏极562的电场线，以保护信道以及增进栅极至信道的控制能力，因而减轻漏极562电压造成的能障降低效应(drain-induced barrier lowering，DIBL)且能够增进短信道的效能。半导体鳍53下面栅极电极的侵入(底切57)依靠的是基板50上绝缘层51的切除，因此在半导体鳍55基部的基板上形成一底切(undercut)。Ω-FET的组件宽度为半导体鳍55宽度W、两倍半导体鳍55高度h3与两倍横蚀量E的总和，即(W+2h3+2E)，可调整半导体鳍55宽度W来改变组件宽度。
本发明提供一由三栅极MOSFET或Ω-FET等多栅极MOSFET所组成的反向器电路。图6是本发明一实施例的立体结构示意图，使用图4A中的三栅极MOSFET组成一反向器电路。在图6中，此反向器为单一半导体鳍63的结构，位于一具有一绝缘层61的基板60上方，半导体鳍63上面覆盖一层栅极介电层621与622。此半导体鳍63由硅所组成，通常来说，半导体鳍63可以使用任何半导体元素(例如锗)，半导体合金(例如硅-锗)，或是半导体化合物(例如磷化铟或砷化镓)来组成。反向器的半导体鳍63具有不一样的厚度，形成NMOS部分的半导体鳍63厚度为WNMOS，而形成PMOS部分的半导体鳍63厚度为WPMOS。在此实施例中，NMOS与PMOS的半导体鳍63高度皆为h2，然而，半导体鳍63高度并不用一致，在不同区域也可以是不同的值。
图6中的反向器结构是使用一对互补的晶体管，此晶体管的互补对包含N型NMOS源极671与N型NMOS漏极661由栅极电极651分隔开的N信道三栅极MOSFET，与P型PMOS源极672与P型PMOS漏极662由栅极电极652分隔开的P信道三栅极MOSFET。在此实施例中，栅极电极651与652的材料是多晶硅(poly-crystalline silicon，poly-Si)，且在N信道三栅极MOSFET中被施以N型掺杂，在P信道三栅极MOSFET中被施以P型掺杂。通常来说，栅极电极651与652可以使用的材料有多晶硅、多晶硅-锗(polycrystalline silicon-germanium，poly-SiGe)、耐火金属(例如钼、钨)、化合物(例如氮化钛)或其它导电材料。
图6中反向器结构的布局如图7所示。N信道与P信道三栅极MOSFET的栅极电极651与652被连接在一起。此反向器包含一个栅极接点74，此栅极接点74连接栅极电极651与652至一金属线75，作为反向器的输入端Vin。并且，在N信道与P信道三栅极MOSFET的NMOS漏极661与PMOS漏极662间有一个漏极接点76，以一金属线72连接至反向器的输出端Vout。N信道三栅极MOSFET的NMOS源极671以一金属线71接地，且P信道三栅极MOSFET的PMOS源极672以一金属线73与电源供应器连接。图6中的反向器结构的电路图如图8所示，为一典型的反向器电路图。
根据本发明的另一实施例，反向器也可使用具有多个不同宽度半导体鳍的多栅极MOSFET。如图9A所示，组成此反向器的多栅极MOSFET具有两种不同宽度的半导体鳍，图中的D表示漏极，S表示源极。第一半导体鳍95包含两个部分，一部份为第一NMOS93，半导体鳍宽度为WNMOS1，另一部份为第一PMOS91，半导体鳍宽度为WPMOS1。第二半导体鳍96包含两个部分，一部份为第二NMOS 94，半导体鳍宽度为WNMOS2，另一部份为第二PMOS92，半导体鳍宽度为WPMOS2。通常来说，半导体鳍宽度WNMOS1、WNMOS2、WPMOS1与WPMOS2不一定相同。图9A中的所有MOSFETs的漏极都接到输出端Vout，所有MOSFETs的栅极都接到输入端Vin，所有PMOS的源极都接到电源供应器，而所有NMOS的源极都接地。
以上的解释详细地描述使用多栅极MOSFETs的反向器结构，此类型的反向器有多种变化可以被实施。本发明中的NMOS与PMOS组件并不需要在同一个半导体鳍上，图9B是本发明另一实施例，说明使用一第三半导体鳍97来形成半导体鳍宽度WPMOS3的第三PMOS98，其它所有配置与图9A相同。
图10是本发明另一实施例，说明NMOS与PMOS的半导体鳍可以具有不同半导体鳍宽度且材质也可以不相同，图中的D表示漏极，S表示源极。NMOS102具有半导体鳍104，半导体鳍104宽度为WNMOS，PMOS103具有半导体鳍105，半导体鳍105宽度为WPMOS，NMOS102与PMOS105的栅极电极为栅极电极101。因此，具有不同宽度的半导体鳍可包含相同类型的多栅极MOSFETs，例如：两个PMOS。
以下描述制造三栅极MOSFET与Ω-FET的制造流程。图11显示了制造三栅极MOSFET的流程。图11A～图11E表示三栅极MOSFET在不同制程步骤的剖面图。如图11A所示，一开始的基板110为SOI结构，且在绝缘层111上覆盖一层硅薄膜112，此绝缘层111的厚度介于20至1000之间。此绝缘层111可以使用任意介电材料，在此实施例中，此介电材料使用氧化硅。
使用一蚀刻屏蔽113来图案化半导体鳍112A，如图11B所示。此蚀刻屏蔽113包含常用来进行蚀刻制程的材料，例如光阻，氧化硅与氮化硅等，在此实施例中，此蚀刻屏蔽是使用氧化硅。在本发明中，可选择使用鳍表面平坦步骤(fin surface smoothing step)来减少半导体鳍侧面117的表面粗糙度。鳍表面平坦步骤是将半导体鳍112A经过牺牲式氧化(sacrificial oxidation)且/或硅侧面处理(silicon sidewall treatment)的处理过程(例如：在H2环境中进行1000℃的高温退火)，可以获得良好的载子迁移率(carrier mobilities)。
若实施例中是使用氧化硅做为蚀刻屏蔽113，此蚀刻屏蔽113可在鳍表面平坦步骤之前或之后被移除。氧化硅的蚀刻屏蔽113在鳍表面平坦步骤之前或之后被移除，会影响半导体鳍顶部表面117的外形是方形或是圆形。若使用光阻做为蚀刻屏蔽，则此蚀刻屏蔽113必须在鳍表面平坦步骤之前就被移除，以避免鳍表面平坦步骤中的高热对光阻的影响而对组件产生不良的作用。
如图11C所示，在栅极介电层114形成之前先移除半导体鳍112A上的蚀刻屏蔽113，可使得半导体鳍顶部表面116如半导体鳍侧面117般也形成栅极电极，使此组件成为三栅极MOSFET。若整个制程中，此蚀刻屏蔽113一直被留在半导体鳍112A的顶部，则最后的组件将是双栅极MOSFET的结构。
接下来的制程是栅极介电层114的形成。栅极介电层114形成的方法包含热氧化(thermal oxidation)、化学气相沉积(chemical vapor deposition)与溅镀(sputtering)等。通常来说，在半导体鳍侧面117与半导体鳍顶部表面116的栅极介电层114厚度并不相同。依照栅极介电层114形成的技术，半导体鳍顶部表面116的栅极介电层114厚度小于半导体鳍侧面117的栅极介电层114厚度。在一实施例中，半导体鳍顶部表面116栅极介电层114的厚度小于20。栅极介电层114可以使用传统材料例如二氧化硅或氮氧化硅(siliconoxynitride)，其厚度范围从3至100，最好小于10。栅极介电层114也可以使用高介电常数(high-permittivity，high k)材料(介电常数高于5)例如：氧化镧(lanthanum oxide)、氧化铝(aluminum oxide)、氧化铪(hafnium oxide)、氮氧化铪(hafnium oxynitride)或氧化锆(zirconium oxide)，厚度范围从3至100。
接着，沉积一栅极材料层于栅极介电层114表面，栅极材料层的材质可以为多晶硅、多晶硅-锗、耐火金属(例如钼、钨)、化合物(例如氮化钛)或其它导电材料。接着，图案化栅极材料层，以形成一栅极电极115而跨接于半导体鳍侧面117与顶部表面116。在较佳实施例中，栅极材料层的材质为多晶硅，栅极介电层114的材质为氮氧化硅。可使用含氯与溴的电浆气体进行电浆蚀刻，而停止于栅极介电层114，栅极材料层与晶体管之间以栅极介电层114做为绝缘。电浆蚀刻可以达到高蚀刻选择率，高蚀刻选择率对于具有高的半导体鳍112A与非常精确尺寸的栅极介电层114的MOSFET结构是相当重要的。
再移除未被栅极电极覆盖住的栅极介电层114，至此，所形成的结构(间隙壁与源极、漏极并未表示)的立体示意图如图11E所示。经离子植入、电浆含浸离子植入(plasma immersion ion implantation，PIII)或其它现有方式形成轻掺杂区域(1ightly-doped drain，LDD)。再以现有方式于栅极电极侧壁形成间隙壁，例如先沉积间隙壁材料层，然后选择性蚀刻此间隙壁材料层，间隙壁材料层的材质可以为介电材料，例如氮化硅或二氧化硅，在较佳实施例中，间隙壁材料层的材质为氮化硅与二氧化硅的复合层。
由离子植入、电浆含浸离子植入、气体或固体源扩散或其它传统方式形成源极与漏极于半导体鳍112A。任何因离子植入而造成的晶格破坏可于此时再经一加热步骤修复缺陷。栅极、源极与漏极可再于其表面形成一导体层，以降低阻值，导体层的材质可以为金属硅化物(例如硅化钛、硅化钴、硅化镍)、金属氮化物(例如氮化钛、氮化铊)、金属(例如钨、铜)或重掺杂半导体(例如n+重掺杂硅)。在较佳实施例中，导体层的材质为硅化镍，硅化镍可以由自我对准金属硅化物(self-aligned silicide，salicide)制程来形成。在源极与漏极区域，可在半导体鳍侧面117与顶部表面116形成导体层。然后，使用现有技术在源极、漏极与栅极区域形成接点。在纳米尺寸组件中达到非常低的电阻是相当重要的。至此，则完成三栅极MOSFET的制作，如图11D所示。
Ω-FET的制程流程与三栅极MOSFET的制程流程类似，至半导体鳍112A形成的步骤之前完全相同，即图11C所示的步骤。接着图11C的步骤，以一蚀刻制程在绝缘层111A上形成一底切121，下蚀量为R，横蚀量为E，如图12A所示。此蚀刻制程为一湿蚀刻制程，使用稀释氢氟酸(水∶浓氢氟酸的量约为25∶1)于摄氏25℃下进行湿蚀刻30～600秒，以达到约50～1000的下蚀量R，而同时的横蚀量E介于20～500之间。底切121形成之后，如同上述三栅极MOSFET的制程流程，依序进行形成栅极介电层114A、形成栅极电极115A等步骤。
虽然本发明已以一较佳实施例揭露如上，但是并非用以限定本发明，任何本技术领域的普通技术人员，在不脱离本发明的精神和范围内，所做出的等效结构变换，均包含在本发明的专利范围内。

Claims (42)

1.一种使用多栅极晶体管的互补式金属氧化物半导体晶体管反向器，其特征在于，该互补式金属氧化物半导体晶体管反向器至少包含：
至少一第一多栅极晶体管，该第一多栅极晶体管包含一第一源极连接至一电源供应器，一第一漏极连接至一输出端，以及一第一栅极电极；
至少一第二多栅极晶体管，该第二多栅极晶体管包含一第二源极连接至一接地端，一第二漏极连接至该输出端，以及一第二栅极电极；以及
一输入端，连接至该第一栅极电极与该第二栅极电极。
2.如权利要求1所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该第一多栅极晶体管与该第二多栅极晶体管为三栅极晶体管。
3.如权利要求1所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该第一多栅极晶体管与该第二多栅极晶体管为奥米格场效晶体管。
4.如权利要求1所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该第一多栅极晶体管或该第二多栅极晶体管至少包含：
一半导体鳍，位于一基材上方，该基材上层包含有一绝缘层，
一栅极介电层，位于该半导体鳍表面；
一栅极电极，位于该栅极介电层表面；以及
一源极与一漏极，分别座落于该栅极电极两侧，而位于该半导体鳍中。
5.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该半导体鳍的材质为硅。
6.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该半导体鳍的材质为硅-锗。
7.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该半导体鳍的宽度是不均匀的。
8.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该第一多栅极晶体管的该半导体鳍的宽度与该第二多栅极晶体管的该半导体鳍的宽度不相同。
9.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该第一多栅极晶体管与该第二多栅极晶体管形成在相同的该半导体鳍上。
10.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该第一多栅极晶体管与该第二多栅极晶体管形成在不同的该半导体鳍上。
11.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该绝缘层的材质为介电材料。
12.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该绝缘层的材质为氧化硅。
13.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该绝缘层的厚度介于20至1000之间。
14.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该栅极介电层的材质为二氧化硅。
15.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该栅极介电层的材质为氮氧化硅。
16.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该栅极介电层的材质为高介电常数材料，选自氧化镧、氧化铝、氧化铪、氮氧化铪与氧化锆之一。
17.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该栅极介电层的材质为介电常数高于5的高介电常数材料。
18.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该栅极介电层的厚度介于3至100之间。
19.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该栅极介电层位于该半导体鳍侧面与顶部表面的厚度不同。
20.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该栅极介电层位于该半导体鳍顶部表面的厚度比位于该半导体鳍侧面的厚度为薄。
21.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该栅极介电层位于该半导体鳍顶部表面的厚度小于20。
22.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该栅极电极的材质为多晶硅。
23.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该栅极电极的材质为多晶硅-锗。
24.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该栅极电极的材质为金属。
25.如权利要求4所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该源极与该漏极表面有一导体层，该导体层的材质选自金属、金属硅化物与金属氮化物之一。
26.如权利要求25所述的互补式金属氧化物半导体晶体管反向器，其特征在于，该导体层与该源极与该漏极之间的接触，是位于该半导体鳍侧面与顶部表面。
27.一种多栅极晶体管的制造方法，其特征在于，该多栅极晶体管的制造方法至少包括下列步骤：
形成一基板，该基板包含一半导体层于一绝缘层上方；
图案化该半导体层，以形成一半导体鳍；
形成一栅极介电层，以包覆该半导体鳍的两垂直侧面与顶部表面；
沉积一栅极材料层于该栅极介电层表面；
图案化该栅极材料层，以形成一栅极电极而跨接于该半导体鳍的两侧面与顶部表面；以及
形成一源极与一漏极于该半导体鳍。
28.如权利要求27所述的多栅极晶体管的制造方法，其特征在于，该半导体鳍的材质为硅。
29.如权利要求27所述的多栅极晶体管的制造方法，其特征在于，该半导体鳍的材质为硅-锗。
30.如权利要求27所述的多栅极晶体管的制造方法，其特征在于，该绝缘层的材质为氧化硅。
31.如权利要求27所述的多栅极晶体管的制造方法，其特征在于，形成该半导体鳍，还包含一鳍表面平坦步骤。
32.如权利要求31所述的多栅极晶体管的制造方法，其特征在于，该鳍表面平坦步骤包含牺牲式氧化以及在氢气环境中进行高温退火。
33.如权利要求27所述的多栅极晶体管的制造方法，其特征在于，该栅极介电层的材质为二氧化硅。
34.如权利要求27所述的多栅极晶体管的制造方法，其特征在于，该栅极介电层的材质为氮氧化硅。
35.如权利要求27所述的多栅极晶体管的制造方法，其特征在于，该栅极介电层的材质为高介电常数材料，选自氧化铝、氧化铪与氧化锆之一。
36.如权利要求27所述的多栅极晶体管的制造方法，其特征在于，该栅极介电层的材质为介电常数高于5的高介电常数材料。
37.如权利要求27所述的多栅极晶体管的制造方法，其特征在于，该栅极介电层的厚度介于3至100之间。
38.如权利要求27所述的多栅极晶体管的制造方法，其特征在于，该栅极介电层位于该半导体鳍侧面与顶部表面的厚度不同。
39.如权利要求27所述的多栅极晶体管的制造方法，其特征在于，该栅极介电层位于该半导体鳍顶部表面的厚度比位于该半导体鳍侧面的厚度为薄。
40.如权利要求27所述的多栅极晶体管的制造方法，其特征在于，该栅极介电层位于该半导体鳍顶部表面的厚度小于20。
41.如权利要求27所述的多栅极晶体管的制造方法，其特征在于，该栅极电极的材质为多晶硅。
42.如权利要求27所述的多栅极晶体管的制造方法，其特征在于，该栅极电极的材质为多晶硅-锗。
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