CN1505152A - 减少的集成电路芯片泄漏以及减少泄漏的方法 - Google Patents

减少的集成电路芯片泄漏以及减少泄漏的方法 Download PDF

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CN1505152A CNA200310115601A CN200310115601A CN1505152A CN 1505152 A CN1505152 A CN 1505152A CN A200310115601 A CNA200310115601 A CN A200310115601A CN 200310115601 A CN200310115601 A CN 200310115601A CN 1505152 A CN1505152 A CN 1505152A
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・V・乔施
瑞杰弗·V·乔施
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Abstract

本申请涉及减少的集成电路芯片泄漏以及减少泄漏的方法。集成电路可以在选定的其它器件中包括阵列，比如具有高阈值器件的静态随机存取存储器(SRAM)，以减少泄漏。对于特定的技术，例如，PD SOI CMOS，高阈值的器件具有根据阈值电压(VT)随栅极氧化物介质类型或栅极氧化物厚度的变化选择的更厚的栅极氧化物或高k介质栅极氧化物。高阈值器件可以用在非核心电路例如检测电路中。而且，可以识别非关键路径和非关键路径余量。根据非关键路径余量为非关键路径的FET选择更高的器件阈值。重新检查非关键路径的延迟。用为通过重新检查的非关键路径选定的更厚的栅极氧化物形成FET，用正常的栅极氧化物厚度形成阵列中未选中的FET。

Description

减少的集成电路芯片泄漏以及减少泄漏的方法
技术领域
本发明涉及集成电路功率消耗，更具体的，涉及降低静态随机存取存储器(SRAM)的功耗。
背景技术
半导体技术和芯片制造的进展使得片上时钟频率、单个芯片上的晶体管的数量和小片尺寸(die size)不断增加，并且相应的减少芯片的电源电压和芯片的功能元件尺寸(feature size)。通常，如果所有其它因素是固定的，则给定的受时钟控制的单元的功耗随其内部的开关频率线性增加。因此，尽管芯片电源电压降低了芯片功耗仍然增加。在芯片和系统级，芯片功率的增加使得冷却和封装成本随之逐步增长。对于电池使用时间至关重要的低端系统(例如，手持、便携和移动系统)，降低净功耗而不使性能低于可接受的程度是重要的。
为了使功耗最小化，用在这种低端系统(和别处)的大多数集成电路(IC)用已知为CMOS的众所周知的互补绝缘栅场效应晶体管(FET)技术制成。典型的CMOS电路包括成对的互补器件，即，与相应的p型FET(PFET)配对的n型FET(NFET)，通常栅极为相同的信号(和相同的信号门控)。由于一对器件具有彼此基本相反的工作特性，所以当一个器件(例如，NFET)打开并导通时(理想模型为闭合的开关)，另一个器件(PFET)关闭，不导通(理想模型为开路的开关)，反之亦然。
例如，CMOS反相器是在电源电压(Vdd)和地(GND)之间串联连接的PFET和NFET对。两者的栅极连接相同的输入并驱动相同的输出，在相反的输入信号状态下PFET拉高输出，NFET拉低输出。理想地，当NFET的栅极相对于其源极低于某个正阈值电压(VT)时，NFET关断，即，开关断开。高于VT时，NFET导通流过电流，即，开关闭合。同样的，当栅极电压高于它的VT(即负得较少)时，PFET关断，低于VT时导通。因此，在理想情况下，具体而言是CMOS反相器，一般而言是CMOS电路，不会流过静态(DC)电流。因此，理想的CMOS电路不消耗静态或DC功率，而只在充电和放电容性负载时消耗瞬态功率(transient power)。
但是，在实际中，电路负载的瞬态功率只是CMOS电路消耗功率的一部分。典型的FET比开关要复杂得多。FET漏极到源极的电流(及由此引起的功耗)依赖于电路条件和器件电压。已知FET在低于NFET的阈值和高于PFET的阈值时流过所谓的亚阈值电流。亚阈值电流随着器件的漏极到源极电压(Vds)大小的增加而增加，并与器件VT的大小成反比。除了别的以外，VT与栅极氧化物的厚度成反比，并在一定程度上与沟道长度成反比，二者都与功能元件尺寸有关。另外，栅极到沟道、到源极或漏极的泄漏以及栅极引起的漏极泄漏(GIDL)也会增加静态功耗，并且尤其与氧化物的厚度有关。因此，随着芯片上功能元件的缩小，这些泄漏源变得更为突出。在所谓的部分耗尽(PD)绝缘体上硅(SOT)技术中尤其如此，其中已知亚阈值泄漏显著增加，以致其可能成为占主导地位的泄漏源。当在目前技术水平的IC上有数百万甚至是数十亿个器件时，即使每个器件的泄漏为例如100皮安(100pA)，将导致芯片泄漏在100毫安(100mA)数量级。
对于逻辑芯片例如通用和专用的处理器，与负载无关的功耗耗散相当随机地分布在整个逻辑中。瞬态功率决定逻辑芯片的功耗。但是，例如随机存取存储器(RAM)尤其是静态RAM(SRAM)等阵列在任何一个工作期间大部分区域保持休眠。因此，在这些休眠区中，泄漏成为主要的功率消耗源，并且几乎是唯一的待机功耗源。
典型的SRAM阵列是SRAM单元的阵列，每个SRAM单元主要是一对交叉连接的反相器，通过过栅(pass gate)或字线器件选择性地连接到一对互补位线上。一般，所述单元可以组织成n个字线和m个位线(互补位线对)的(按k位)。因此，从k个(或更多个)子阵列中的一个存取一位使得必须选择n个字线中的一个。由该字线部分地选择的m个单元中，只有一个(在m个位线中的一个上)可以被实际存取。在读出期间，每个位线对只需上升/下降到为检测放大器提供足够的信号(例如50mV)。在写入期间，被访问的单元的一对位线至少可以按所谓的“舷至舷”(rail to rail)的方式驱动，即，被驱动到相反的极端(Vdd和GND)，并且在一段短时间内，一部分这些写入电压传到单元。然后，字线下降使单元与位线隔离，单元完成写入的锁存。
众所周知，反相器器件或布局中在交叉耦合反相器中的任何失配，无论是反相器负载、可能引起单元敏感性或噪声，使单元倾向于一种状态而不是另一种。这些单元敏感性可能削弱单元性能、单元可靠性并在极端情况下使RAM无法使用。因此，一般的单元设计者努力设计出完全平衡的单元。
由于低端系统可以包括几个芯片，所以降低每一个的功率是非常重要的。但是，一般，存储器占这些芯片的很多数量。尤其是对于低端系统，这些存储芯片为SRAM。因此，SRAM芯片的功率被乘以所包括的SRAM芯片数量。虽然高的芯片功率对于单个芯片(例如，处理器)是可容忍的，但是当乘以SRAM芯片的数量时，可能占到系统功率的主要部分，形成可接受和不可接受的系统电池使用时间之间的差别。因此，SRAM设计，特别是SRAM单元的设计者必须平衡功率消耗，特别是泄漏和性能之间的关系。
因此，需要降低SRAM芯片的功耗。
发明内容
本发明的目的是降低集成电路的功耗而不影响电路的性能；
本发明的另一个目的是降低SRAM的功耗而不降低SRAM的性能；
本发明的再一个目的是减少SRAM阵列中的亚阈值泄漏。
本发明是基于阈值电压(VT)随着栅极氧化物的厚度变化的特定技术，例如，体绝缘栅FET、体CMOS、PD SOI CMOS、完全耗尽SOI或双栅CMOS，是可以包括阵列如静态随机存取存储器(SRAM)的集成电路，其栅极氧化物在阵列中或者在选定的其它器件中选择性增厚。部分或全部阵列器件可具有增厚的栅极氧化物。增厚的氧化物可以用在非核心电路中，例如，测试电路。而且，可以识别非关键路径(non-critical path)，和非关键路径储备(余量)(margin)。根据非关键路径储备为非关键路径FET选择增厚的栅极氧化物。重新检查非关键路径延迟。为通过重新检查的任一个非关键路径用选定的增厚栅极氧化物形成FET，并且在FET阵列中没有选中的FET用正常厚度的栅极氧化物形成。
附图说明
通过随后结合附图对优选实施例的详细介绍，将更好的理解上述和其它目的、情况和优点。
图1示出了六个晶体管(6T)的静态随机存取存储器(SRAM)单元的优选实施例的例子；
图2A-B示出了对于一般技术水平的PD SOI CMOS技术中的单元的性能和功率变化与单元栅极氧化物厚度变化的例子；
图3示出了优选实施例的SRAM的框图的例子；
图4示出了在图3的实施例的基础上变化的另一个优选实施例中用于器件选择的流程图。
具体实施方式
现在参考附图，更具体的，图1示出了在众所周知的被称作CMOS的互补绝缘栅极场效应晶体管(FET)技术中，六个晶体管(6T)的存储锁存器，例如，静态随机存取存储器(SRAM)单元100的优选实施例的例子。该技术具有规定的(stated)设计或设计规则的栅极氧化物厚度。最好，单元100是被称作部分耗尽(PD)绝缘体上硅(SOI)技术。通过为选定的单元100的FET对选择性地提供增加的阈值电压(VT)来减小单元泄漏，例如，通过将栅极氧化物选择性地增厚到规定设计的栅极氧化物厚度以上，或者为这些FET用高k介质形成栅极氧化物。因此，通过使用合适的高k栅极介质或通过增加栅极氧化物的厚度或者两者同时使用，增加选定器件的阈值，并由此减少器件的泄漏。高k栅极介质的例子包括Al2O3、ZrO2、HfO2、InO2、LaO2和TaO2。这些高k金属氧化物介质只是作为例子提供。
应当注意，在这里的本发明的介绍中用在SRAM和SRAM单元的CMOS和PD SOI CMOS只是例子。本发明可以更广泛的应用于几乎在任何技术中的任何类型的电路，包括，例如，硅基器件结构——体绝缘栅FET、完全耗尽SOI、双栅CMOS、应变(strained)SiGe。此外，虽然在下面参考增厚的栅极氧化物介绍了优选实施例，但是本发明也可以采用选择性的增加阈值电压或减少亚阈值泄漏的其它方法，例如，通过使用上述高k介质。因此，为了简化介绍，当提及增厚的栅极氧化物时，也包括其它这样的方法。
数据存储在一对交叉耦合的反相器102、104中的单元100中。第一反相器102包括在Vdd和地(GND)之间串联连接的NFET102N和p型FET(PFET)102P。第二反相器104包括也在Vdd和地(GND)之间串联连接的NFET 104N和PFET 104P。一对传输门(pass gate)106、108连接在每一个交叉耦合的反相器102、104与相应的位线对110、112之间。字线114连接在字或字线方向大量并联的SRAM单元100的传输门(pass gate)106、108(110、112)，并部分选择连接的SRAM单元。一般，公共位线对110、112连接大量相同的在位线或列中并联的SRAM单元100。在每列中的单元100分别连接到不同的字线，以形成SRAM阵列或子阵列。每个单元100可以通过字线114在位线对110、112的交叉来寻址/选择。
因此，根据第一优选实施例，在一对器件中，更具体的，在NFET对102N、104N和106、108中，形成增厚的栅极氧化物。在每一侧，NFET 102N、106和104N、108二者都具有增厚的栅极氧化物，相应的，都具有增加的阈值电压(VT+)，以保持在读写操作期间的信号分布。最好，全部四个NFET 102N、104N、106和108中的栅极氧化物相同，并且比在SRAM芯片上的标准的栅极氧化物的厚度厚。并且，由于传输门106、108具有增厚的栅极氧化物，所以栅极电容相应减小，同样，包括所有连接的传输门106、108的字线的电容也减小了。可选择地，在另一个优选实施例中，PFET 102P、104P也可以具有可以与NFET 102N、104N、106和108相同的增厚的栅极氧化物。通过增加栅极氧化物的厚度从而增加器件阈值，显著地降低了每个单元100中的器件泄漏。因此，这种单元泄漏的减少乘以在阵列中的单元100的数量，转化为SRAM宏(宏器件)(SRAM macro)的显著的功率节省，特别是对于现有技术的SRAM芯片。
图2A-B示出了对于现有技术水平的PD SOI CMOS技术中的单元的性能和功率随单元栅极厚度变化而变化的例子。因此，在本例子中，虽然对于每0.1nm栅极氧化物厚度的增加单元性能下降4％，但是泄漏减少8％。因此，仅仅通过选择性地增厚阵列器件的栅极氧化物，可以实现8％的改善。
但是，如上所述，本发明应用于SRAM支持电路和逻辑电路通常产生超过减少SRAM阵列的泄漏所得到的额外的功率减少。具体的，除了增加单元泄漏的降低，也同样减少了在非阵列电路中，例如，译码器、地址和数据I/O缓冲器以及无关的芯片逻辑等中的泄漏。此外本发明的泄漏减少方法可以用于如下面所介绍的通用逻辑电路。本质上，例如，可以通过对非关键路径中的器件增厚栅极氧化物或使用高k介质栅极氧化物，在任何非关键路径中降低器件的泄漏。因此，首先，对于特定的技术，例如，0.1μm PD SOI CMOS，总结器件阈值随栅极氧化物厚度(或者对于一种或多种选定的高k介质)的变化的特征。对电路(例如，SRAM芯片、宏等)总结路径延迟的特征，以识别非关键路径即，在关键路径之前完成的路径特别是这种完成可用的最大时间。根据关键和非关键路径之间的余量(margin)识别关键路径余量。根据关键路径余量为识别出的非关键路径中的FET选择减小泄漏的器件(即，具有增厚的栅极氧化物或高k介质)。重新检查路径延迟，以验证识别出的具有更高阈值器件的非关键路径。用选定的高k介质或增厚的栅极氧化物形成非关键路径的FET和选中的阵列的FET，未选中的FET具有正常的栅极氧化物厚度。
图3示出了优选实施例的阵列120，例如，SRAM芯片、SRAM宏等，的框图的例子。因此，阵列120可以是更大、更复杂的集成电路(未示出)的一小部分，可以是寄存器堆或其它阵列。为了简化说明，阵列120被描述为SRAM。SRAM 120包括优选的实施例单元(图1中的100)的阵列122。字译码器124和位译码器126选择阵列122中的单元。检测放大器128检测例如连接到图1中的位线对110、112的位线(未示出)上的数据信号。数据和地址通过地址/数据I/O 130向/离开芯片传递。RAM芯片的工作由被时钟134同步/定时的胶合逻辑(glue logic)132控制。包括主要在芯片初始化或启动时激活的非核心逻辑例如自测逻辑136(例如，在扫描链中的扫描锁存器等)，并且一般在更宽松的约束下工作。因此，在本优选实施例中，VT+器件只包括在阵列122和自测逻辑136中。但是，其它非关键路径可以存在于SRAM 120本身之中或在其它芯片电路中。由于这些其它非关键路径不是阵列或自测逻辑136的一部分，所以允许作为泄漏源继续泄漏。
图4示出了在图3的实施例的基础上变化的另一个优选实施例中用于器件选择的流程图140，其中识别这些额外的路径，并选择性地代入VT+器件。因此，在本优选实施例中，除了阵列122和自测逻辑以外，也在非关键路径，例如，在胶合逻辑132和可选择的SRAM120的外部逻辑中，选择性地形成VT+器件(例如，厚栅极氧化物器件)。因此，在充分总结制造工艺的特征之后，例如，提供比如在图2A-B的例子中所示的数据后，对SRAM设计，例如图3中的130，进行关键路径分析，这开始于步骤142，计算通过每个路径，SRAM逻辑块或每个单独的电路的延迟。在步骤144中，为每个锁存器分配建立和保持时间。在步骤146中，识别非关键路径。在步骤148中，根据关键路径分析，即，非关键路径对关键路径的余量，选择VT+器件。在步骤150中，用在非关键路径中的VT+器件检查结果，并重新计算延迟，特别是早模式和晚模式(early mode and late mode)或者最差/最好情况分析。在步骤152中，为通过步骤150的时间分析的每个路径分配VT+器件，而其它地方使用正常的栅极氧化物。根据这样的分配，用栅极氧化物制造优选实施例的芯片。为VT+器件选择器件栅极氧化物，以降低在非关键路径中的器件泄漏，从而进一步减小芯片功耗。
在另一个更精确的实施例中，根据在识别的非关键路径中可用的余量(margin)分配几个VT+器件(例如，对应于几个氧化物厚度)。而且，这种分配可以迭代进行，为选中的路径中的各模块选择性地分配栅极氧化物厚度；或者，对于不对称路径(在一个方向长于另一个方向的，例如，在高到低的转变方向长于低到高的转变方向)，为路径较短的器件可以选择较厚的氧化物，例如，对于交替的NFET和PFET。
因此，降低了优选实施例的SRAM的单元泄漏，降低了SRAM的功耗，特别是SRAM的待机功耗。此外，通过修正非关键路径的器件阈值，可以在非核心电路和选择性地在芯片核心逻辑和支持电路中实现功率的节省。
虽然介绍了本发明的优选实施例，但是本领域的技术人员可以进行各种修改和变化，而不脱离本发明的精神和范围。希望所有的变型和修改落入附带的权利要求书的范围内。因此，例子和附图看作是示例性的而不是限定性的。

Claims (33)

1.一种集成电路(IC)芯片，包括：
识别为关键路径的多个逻辑路径，所述关键路径中的器件具有规定的设计阈值电压；以及
识别为非关键路径的多个逻辑路径，所述非关键路径中的选定器件具有在所述规定的器件设计阈值电压之上的设计阈值电压，在第一导电端子连接到第一电源电压，在第二导电端子连接到存储节点。
2.根据权利要求1的IC，其中所述器件为场效应晶体管(FET)。
3.根据权利要求2的IC，其中所述选定的FET具有高k介质栅极氧化物。
4.根据权利要求2的IC，其中所述选定的FET具有比规定的设计栅极氧化物的厚度更厚的栅极氧化物。
5.根据权利要求2的IC，其中所述IC为CMOS IC，所述CMOS IC还包括静态随机存取存储器(SRAM)单元的阵列，每个所述SRAM单元包括：
一对交叉耦合的反相器，每个所述交叉耦合的反相器包括：
具有所述设计阈值电压的第一NFET，在存储节点和返回电压之间将漏极连接到源极，以及
第二导电类型的PFET，在存储节点和返回电压之间将漏极连接到源极，所述交叉耦合的反相器对中的另一个的所述存储节点连接到所述NFET和所述PFET二者的控制端子；以及
具有所述设计阈值电压的一对NFET传输门，所述一对NFET传输门的每一个连接在一个所述存储节点和一对互补的位线中的一个之间。
6.根据权利要求5的IC，其中所述IC在部分耗尽(PD)绝缘体上硅(SOI)芯片上。
7.一种包括SRAM单元的阵列的静态随机存取存储器(SRAM)，其中每个所述SRAM单元包括：
一对交叉耦合的反相器，每个所述交叉耦合的反相器包括：
具有在规定的设计阈值电压之上的设计阈值电压的第一导电类型的第一场效应晶体管(FET)，在第一导电端子连接到第一电源电压，在第二导电端子连接到存储节点，以及
第二导电类型的FET，在所述第一导电端子连接到第二电源电压，在所述第二导电端子连接到所述存储节点，所述第一FET和所述第二FET二者的控制端子连接到所述交叉耦合的反相器对中的另一个的所述存储节点；以及
具有所述设计阈值电压的所述第一导电类型的一对FET传输门，所述一对FET传输门中的每一个连接在一个所述存储节点和一对互补的位线中的一个之间。
8.根据权利要求7的SRAM阵列，其中所述第一导电类型为N型，所述第二导电类型为P型。
9.根据权利要求8的SRAM阵列，其中每个单元NFET具有高k介质栅极氧化物。
10.根据权利要求8的SRAM阵列，其中每个单元NFET具有比规定的栅极氧化物厚度更厚的栅极氧化物。
11.根据权利要求10的SRAM阵列，其中每个单元PFET具有所述更厚的设计栅极氧化物厚度。
12.根据权利要求11的SRAM阵列，其中所述SRAM阵列在集成电路(IC)上，在所述IC上的测试电路中的FET具有所述更厚的设计栅极氧化物厚度。
13.根据权利要求12的SRAM阵列，其中在所述IC上的其它电路中的选定的FET具有所述更厚的设计栅极氧化物厚度。
14.根据权利要求13的SRAM阵列，其中所述选定的FET在识别出的非关键路径中。
15.根据权利要求13的SRAM阵列，其中至少一个识别出的非关键路径在所述SRAM的外部。
16.根据权利要求9的SRAM阵列，其中所述SRAM阵列在部分耗尽(PD)绝缘体上硅(SOI)芯片上。
17.一种(CMOS)静态随机存取存储器(SRAM)，选定的场效应晶体管(FET)具有不同于规定的设计阈值电压(VT)的设计阈值电压(VT+)，所述含有SRAM阵列的SRAM包括：
一对交叉耦合的反相器，每个所述交叉耦合的反相器包括：
具有不同于规定的设计阈值电压(VT)的设计阈值电压(VT+)的第一导电类型的第一场效应晶体管(FET)，在第一导电端子连接到第一电源电压，在第二导电端子连接到存储节点，以及
第二导电类型的第二FET，在所述第一导电端子连接到第二电源电压，在所述第二导电端子连接到所述存储节点，所述第一FET和所述第二FET二者的控制端子连接到所述交叉耦合的反相器对中的另一个的所述存储节点；以及
具有较厚的所述设计阈值电压(VT+)的一对FET传输门，所述一对FET传输门的每一个连接在一个所述存储节点和一对互补的位线中的一个之间。
18.根据权利要求17的CMOS SRAM，其中所述第一导电类型为N型，所述第二导电类型为P型。
19.根据权利要求18的CMOS SRAM，其中每个NFET具有比规定的设计栅极氧化物的厚度更厚的设计栅极氧化物厚度。
20.根据权利要求18的CMOS SRAM，其中在所述PFET中的设计栅极氧化物的厚度是所述更厚的栅极氧化物的厚度。
21.根据权利要求18的CMOS SRAM，其中在SRAM测试电路中的FET具有所述更厚的设计栅极氧化物厚度。
22.根据权利要求21的CMOS SRAM，其中在至少一个其它电路中的FET具有所述更厚的设计栅极氧化物厚度。
23.根据权利要求22的CMOS SRAM，其中所述选定的FET在所述至少一个其它电路中的识别出的非关键路径中。
24.根据权利要求22的CMOS SRAM，其中所述SRAM阵列在部分耗尽(PD)的绝缘体上硅(SOI)芯片上。
25.一种最小化电路泄漏的电路设计方法，所述方法包括以下步骤：
a)识别设计中的非关键路径；
b)为非关键路径中的器件识别在规定的器件设计阈值之上的器件设计阈值；以及
c)为非关键路径中的器件分配识别的所述器件设计阈值。
26.根据权利要求25的电路设计方法，其中选择设计栅极氧化物的厚度，以分配所述器件设计阈值，所述设计栅极氧化物的厚度比规定的设计栅极氧化物的厚度更厚。
27.根据权利要求26的电路设计方法，其中根据非关键路径余量选择识别更厚的所述设计栅极氧化物的厚度的步骤(b)。
28.根据权利要求27的电路设计方法，其中所述电路包括SRAM阵列，并且分配步骤(c)包括将所述识别出的设计栅极氧化物的厚度分配给选定的存储单元器件。
29.根据权利要求28的电路设计方法，其中将所述识别出的设计栅极氧化物的厚度分配给所有的存储单元器件。
30.根据权利要求29的电路设计方法，其中将所述识别出的设计栅极氧化物的厚度分配给在SRAM测试电路中的器件。
31.根据权利要求27的电路设计方法，其中分配步骤(c)还包括在识别出的所述非关键路径中代入具有所述器件设计阈值的器件，并重新检查早到达和晚到达，为非关键路径中通过所述重新检查的器件分配所述器件设计阈值。
32.根据权利要求31的电路设计方法，其中识别非关键路径的步骤(a)包括以下步骤：
i)根据对应于所述规定的设计栅极氧化物厚度的器件阈值计算块延迟；
ii)根据对应于所述规定的设计栅极氧化物厚度的器件阈值增加锁存建立和保持时间；以及
iii)识别关键路径，所有剩余的路径为非关键路径。
33.根据权利要求25的电路设计方法，其中选择高k氧化物，以分配所述器件设计阈值。
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