CN1362727A - 在半导体晶片中制造器件的增强淀积控制 - Google Patents

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Abstract

一种用于增强淀积控制的方法,包括在半导体晶片的衬底内形成至少一个器件,以及在反应器中,以至少约104Pa的压力,在晶片上淀积氮化硅层。

Description

在半导体晶片中制造器件的增强淀积控制
技术领域
本发明涉及在半导体晶片中制造器件的增强淀积控制的方法。
背景技术
半导体工艺不断发展的趋势，是建立具有更多和/或更快的半导体器件的集成电路。这种超大规模集成的趋向导致器件和电路零件的不断紧缩。在这种趋势中，半导体器件的制造涉及在半导体晶片上淀积氮化硅层，以保护下层结构。
氮化硅层的各种淀积技术是已知的。一种这类技术被揭示在美国专利No.6060393中，其中，氮氧化硅层是采用等离子体增强的化学汽相淀积(PECVD)处理而淀积的，并被用作局部互连的蚀刻停止层。另一技术被揭示在美国专利No.5997757，其中，氮化硅层是采用低压化学汽相淀积(LPCVD)处理，淀积一小时以上。
发明内容
本发明的目的是在现有的淀积技术之上，提供一种在时间和/或改善下层结构中的电子迁移率方面，增强淀积控制的方法。
根据本发明，提供一种增强的淀积控制的方法，它包括在半导体晶片的衬底内形成至少一个器件，和在反应器中以至少约104Pa的压力，在晶片上淀积氮化硅层。
本发明的上述和其他目的、特点和优点，通过下面结合附图对本发明示范实施例的更具体描述，将变得更清楚。图中所示不是必须的尺度，而是侧重于说明发明的原理。
附图说明
图1A至1C描绘了在采用增强淀积控制形成氮化硅层，然后形成叠加的介电层期间，半导体晶片的一部分的断面；
图2A至2C描绘了图1C的部分，即随后形成穿越介电层和氮化硅层的局部互连；
图3描绘了n-沟道金属氧化物半导体场效应管的导通(ON)驱动电流与截止(OFF)电流的关系特性；
图4描绘P-沟道金属氧化物半导体场效应管的导通(ON)驱动电流与截止(OFF)电流的关系特性；
图5描绘在叠加的氮化硅层内部，导通驱动电流随不同应力的变化；
图6描绘[跨导×栅极长度Lg]随不同栅极长度的变化；
图7A至7C描绘在采用增强淀积控制形成氮化硅层，然后形成叠加的介电层的期间，半导体晶片的一部分的断面；
图8描绘无氮化硅层的n-沟道金属氧化物半导体场效应管的栅极电容随栅极电压的变化；
图9描绘根据第一比较范例的半导体晶片的一部分的断面；
图10A-C描绘根据第二比较范例的半导体晶片的一部分的断面；
图11描绘根据第一比较范例的n-沟道金属氧化物半导体场效应管的导通驱动电流与截止电流的关系特性；
图12描绘对于根据第二比较范例的n-沟道金属氧化物半导体场效应管，不同的栅极电压与变化的栅极电容的关系。
具体实施方式
下面所描述的过程步骤和结构，并不是在半导体晶片上制造集成电路的完整流程。本发明可结合技术上通用的集成电路制造技术来实施，这里只包括为理解本发明所必要的一些共同的实际处理步骤。表示制造过程中的器件部分的断面图，未画出比例尺度，所画的是为了以图形说明本发明的特征。
根据本发明的示范实施例，提供有一种增强淀积的处理，它用在双层介电结构的制造中，能在某种意义上改善下层单个或多个器件的性能。双层介电结构包括氮化硅层9和叠加介电层10(见图1C)。例如，双层介电结构包括叠加在薄的氮化硅层9上的厚的介电层10。根据本发明的实施例，在氮化硅层9的淀积过程中，被监视和控制的淀积压力，已维持在至少约104Pa。
图1A描绘在包括氮化硅层9的双层介电结构形成之前，半导体晶片的一部分的断面。如图所示，这部分包括硅衬底1，其中已形成一个或多个器件。在衬底1内形成场氧化物区2，用来使器件绝缘。这部分还包括栅极6，它是具有形成在衬底1内的源区8a和漏区8b的金属氧化物半导体场效应晶体管(MOSFET)的一部分。如图所示，栅极6被形成在栅极氧化物层3上，在栅极氧化物层3的下面有沟道形成在源和漏区8a和8b之间。栅极氧化物层3被形成在衬底1上。在一个示范性实施例中，栅极氧化物层3是厚度为2nm的氮氧化硅(SiOXNY)薄膜。栅极6包搀杂的多晶硅(以下称为多晶硅)层4。在实施例中，多晶硅层4的厚度大约150nm，栅极6也包括形成在多晶硅层4上的任选的导电硅化物层5。另外，在实施例中，栅极6有0.1μm的栅极长度Lg。栅极长度Lg是栅极6的尺度，是在源和漏区8a和8b横越沟道彼此分隔的方向计量的长度。氧化物隔离膜7例如二氧化硅(SiO2)，被形成在栅极6的垂直侧表面或壁面上。
下面描述多晶硅层4和硅化物层5的材料。对n-沟道MOSFET(NMOSFET)来说，多晶硅层4被搀杂以n型导电性搀杂物例如含磷的和含砷的。对P-沟道MOSFET(PMOSFET)来说，多晶硅层4被搀杂以P型导电性搀杂物例如硼。搀杂的离子是经过10秒的1000°温度条件下的快速热退火(RTA)被激活。硅化物层5包括钴硅化物(CoSi2)和镍硅化物(NiSi2)。硅化物层5也被形成在源和漏区8a和8b上。换句话说，栅极6的顶面，源和漏区8a和8b的表面有硅化物层5形成。
图1B描绘在氮化硅层9的淀积过程中半导体晶片改进部分的断面范例。氮化硅层9包括含有氮化硅(SiXNY)的介电材料。在实施例中，氮化硅层9在以虚线和参考标号40作方块表示的反应室中淀积。氮化硅层9的厚度大约50nm。在反应室40内的淀积过程中，包含硅烷(SiH4)和氨(NH3)的反应剂，被施加而流入反应室40。分子态氮(N2)被用作载体气体。除了分子态氮(N2)，其他惰性气体如氦(He)和氩(Ar)，也可用作载体气体。氨(NH3)的流速与硅烷(SiH4)的流速之比，不超过100很多，从这些比值增加约30％或减少约20％是合适的。在一示范实施例中，硅烷(SiH4)的流速从30sccm至50sccm是合适的。氮(NH3)的流速从2000sccm至4000sccm是合适的。分子态氮(N2)的流速从2000sccm至7000sccm是适合的。根据实施例在栅极6和氧化物隔离膜7上面，硅氮化物的淀积层9提供保形的阶梯覆盖。当反应室40内的压力维持在大约4×104Pa时，阶梯覆盖被增强。在根据本发明的实施例中，反应室40内的压力从1×104Pa至6×104Pa是合适的。在这个压力条件下，淀积速率超过50nm/分，因此，50nm厚的氮化硅层9在不到一分钟被淀积而成。在反应室40内，温度范围从600℃至800℃。
现有技术中的LPCVD处理是淀积压力维持在30Pa至250Pa(见S.M.Sze“VLST TECHNOLOGY”，第二版，1988 McGraw-Hill Book Company出版)。这些压力都远低于根据本发明实施例的1×104Pa至6×104Pa的压力范围。本发明实施例中的压力范围，是现有技术LPCVD处理所用的淀积压力的102至103倍。
参考图1C，在氮化硅层9淀积以后，介电层10被形成在氮化硅层9上。介电层10包括任何合适的介电材料，包括硼磷硅(酸盐)玻璃(BPSG)或任何合适的倍半硅氧烷，后者包括氢倍半硅氧烷，甲基氮倍半硅氧烷，甲基化氢倍半硅氧烷，或氟化倍半硅氧烷。介电层10可利用任何适当的技术(依赖于例如所用的一种或多种材料)，形成任何合适的厚度。在实施例中，采用等离子体增强的化学汽相淀积(PECVD)处理进行淀积，然后用化学-机械研磨(CMP)处理使其平面化，BPSG的介电层10被形成至大约500nm厚度。BPSG层10包括二氧化硅(SiO2)，大约4％重量的硼和4％重量的磷。在这个PECVD处理中的温度大约为400℃，它低于淀积氮化硅层9所用的LPCVD处理中的从600℃至800℃的温度范围。这两种淀积产生的拉伸应力。因为淀积氮化硅层9用较高的温度，淀积介电层10用较低的温度，所以氮化硅层9的拉伸应力被维护。这一点将会被理解：介电层10起到维护氮化硅层9内部产生的拉伸应力的作用。
在氮化硅层9内部被维持的拉伸应力，对下层结构有影响，这将在以后描述。在进一步描述氮化硅层9内部拉伸应力以前，下面先参考图2A，2B和2C，对利用氮化硅层9作为蚀刻停止层的局部互连结构处理，进行描述。
在图2A中，介电层10已被用CMP处理为平面。以蚀刻开口12形成的图案化抗蚀掩模11，已被覆盖在介电层10的顶部。从图案化的抗蚀掩模11暴露出来的介电层10，已在活性离子蚀刻(RIE)器内被蚀刻。介电层10被选择的部分已从蚀刻开口12下方被除去。在RIE蚀刻器中，已使用包括八氟丁烯(C4F8)，氩(Ar)和氧气(O2)的馈入气体。蚀刻过程已被停止于氮化硅层9。
在图2B中，氮化硅层9被选择的部分已在相同的RIE蚀刻器中用包含氟利昂(CHF3)的新的馈入气体，从蚀刻开口12下方被干刻。已穿越介电层10和氮化硅层9生成接触孔12a。在蚀刻过程中，下层钴硅化物的硅化物层5没有被损坏，因此保护了包括源和漏8a和8b在内的下层结构。在这种蚀刻过程中，选择率，也就是氮化硅层9的蚀刻速率和钴硅化物层5的蚀刻速率之比，超过50。
在图2C中，包括钨(W)在内的一种或多种导电材料已被淀积以在已生成的穿越介电层10和氮化硅层9的接触孔12a中形成接触插塞13。接触插塞13造成与形成在介电层10上的金属区14的电连接。在实施例中，生成接触孔12a和淀积接触插塞13，以致造成分别与源和漏区8a和8b的电接触。在本发明的另一个示范实施例中，接触孔可以是穿越介电层10和氮化硅层9被生成为以致暴露栅极6的硅化物层5，接触插塞可在这个接触孔内淀积而成以致与栅极6有电接触。
为了考虑根据本发明的实施例所制造的NMOSFET(见图1A-1C，和2A-2C)的性能，已准备好两个作比较的范例，即第一和第二比较的范例。现在，将参考图9，描述第一比较范例。之后将参考图10A-10C，描述第二比较范例。
现在参考图9，描述第一比较范例。
图9描绘具有为局部互连处理所准备的氮化硅层107和介电层108的半导体晶片的部分断面。图示的这部分包括硅衬底101。这部分还包括栅极105，它是具有在衬底101中形成的源区和漏区(未示)的NMOSFET的一部分。栅极105包括多晶硅层103，它被形成在已在衬底101中形成的栅氧化物层102上。栅极105还包括形成在多晶硅层103顶部的导电硅化物层104。氧化物隔离膜106已被加至栅极105的垂直侧面或壁面。
氮化硅层107在晶片上被淀积至大约50nm的厚度，是在等离子体增强化学汽相淀积(PECVD)系统中，使用硅烷(SiH4)，一氧化二氮(N2O)和氮气(N2)，在大约480℃下进行淀积。介电层108曾是原硅酸四乙酯(TEOS)的保形层。介电层108暴露的顶部表面已用CMP处理为平面。
虽然未被表示，带蚀刻开口的图案化抗蚀掩模已在介电层108的顶部表面上形成。利用波纹技术已使局部互连形成，其中，介电层108和氮化硅层9，已被用等离子体蚀刻处理，从蚀刻开口下方除去。粘接层110和插塞111被淀积在穿越介电层108和氮化硅层107而建造的蚀刻开口109中，以造成与下层结构的电接触。
现在参考图10A-10C，描述第二比较范例。图10A描绘具有为局部互连处理所准备的硅氮化物207和介电层208的半导体晶片的部分断面。图示的这部分包括硅衬底201。这部分还包括栅极203，每个栅极203都是具有在衬底201中形成的源/漏区206的MOS的一部分。源/漏区206具有LDD结构。栅极203包括钨多晶硅层，它被形成在已在衬底201中形成的栅氧化物层202上。栅极203还包括形成钨多晶硅层顶部的分支氧化物204。氧化物隔离膜205已被加至栅203的垂直侧面或壁面。每个栅极203的分支氧化物是二氧化硅(SiO2)薄膜。氧化物隔离膜205由二氧化硅(SiO2)制成。
氮化硅层207在晶片上被淀积至大约50nm的厚度，环境为，温度范围为750℃至800℃，采用低压化学汽相淀积(LPCVD)处理，用的是氨(NH3)和硅烷(SiH4)或二氯硅烷(SiH2Cl2)。分子态氮气(N2)被用作载体气体。压力范围从10Pa至100Pa。采用LPCVD处理，将硅氮化物淀积至50nm所需要的时间大约1小时。介电层208曾是二氧化硅(SiO2)的保形层。介电层208暴露的顶部表面已用CMP处理为平面。
在图10B中，带蚀刻开口210的图案化抗蚀掩模，已被形成在介电层208的顶部表面上。介电层208的材料已被用等离子体蚀刻处理，从蚀刻开口210的下方除去。在这个蚀刻过程中，氮化硅层207保护了下层结构。
在图10C中，氮化硅层207已被用等离子体蚀刻处理，从蚀刻开口210的下方除去。插塞211在穿越介电层208和氮化硅层207的蚀刻开口210a中被淀积，以造成与下层结构电接触。
下面就第一比较范例，第二比较范例，和本发明的实施例，参考用不同的淀积技术形成氮化硅层的NMOSFET的性能变化。
首先，根据第一比较范例，考虑具有氮化硅层107的NMOSFET的性能。如前所述，氮化硅层107是用PECVD处理技术，在大约480℃条件下，淀积在NMOSFET上的。图11根据第一比较范例和未被氮化硅层覆盖的NMOSFET，通过表示NMOSFET的导通(ON)驱动电流ION与截止(OFF)电流IOFF的关系来概观其性能。在图11中，黑色圆表示按照第一比较范例的NMOSFET的实验数据，白以圆表示未被氮化硅层覆盖的NMOSFET的实验数据。实验数据是通过测量导通驱动电流和截止电流而获得的。导通电流是在下列条件下获得的：栅极电压Vg＝0V，漏极电压Vd＝1.5V，源极电压Vs＝0V。截止电流是在下列条件下获得的：Vg＝Vd＝1.5V，Vs＝0V。图11绘出不同栅极长度Lg的实验数据曲线。不同的栅极长度被选择。一些栅极长度的选择是为了在栅极长度Lg从0.08μm至0.2μm范围内观察导通电流的变化，另一些选择则是在超过这个范围0.2μm的不同栅极长度下观察导通电流的变化。在图11中，白色圆所示的实验数据，清楚地显示导通电流随栅极长度减小而增加的趋势。只要栅极长度Lg不小于一个确定值，黑色圆所示的实验数据同样表现出导通电流的增加趋势。但是，随着栅极长度Lg变得小于这个确定值，可以看出导通电流的不同的增加趋势。这个确定值已被进一步证实为0.3μm。在栅极长度Lg小于0.3μm的范围内时，对于同样的栅极长度，第一比较范例的NMOSFET的导通电流，比没有氮化硅层的NMOSFET的导通电流小。这意味着第一比较范例的NMOSFET在栅极长度Lg小于0.3μm的范围内时，显现出低的性能。本申请的发明者认为，这个低性能来自因氮化硅层内产生的压缩应力所致的电极迁移率的降低，所述氮化硅层是按照第一比较范例在PECVD处理中淀积而的。
其次，再考虑按照第二比较范例的具有氮化硅层207的NMOSFET的性能，和根据本发明实施例的具有氮化硅层9的NMOSFET的性能。如前面由图10A所描绘的第二比较范例中所述，采用LPCVD处理技术，在温度范围为750℃至800℃，压力范围为10Pa至100Pa的条件下，氮化硅层207被淀积在NMOSFET上。如前面在根据本发明的实施例中所述，采用PECVD处理技术，在温度范围为600℃至800℃，压力范围为1×104Pa至6×104Pa的条件下，氮化硅层9被淀积在NMOSFET上。与图11类似，图3通过表示根据第二比较范例的NMOSFET和根据本发明实施例的NMOSFET的导通电流ION与截止电流的关系，概括表示效果。在图3中，黑色方块表示根据第二比较范例的NMOSFET的实验数据，白色方块表示根据本发明实施例的NMOSFET的实验数据。通观图3和11，黑色圆表示与根据第一比较范例的NMOSFET的相同实验数据。表示在图3和11上的实验数据，是在同样方法下测量导通电流和截止电流而得的。在图3中，由白色方块表示的实验数据清楚地表明，对于同样的栅极长度Lg，根据本发明实施例的NMOSFET的导通电流，大于根据第一和第二比较范例的NMOSFET的导通电流。这意味着，在几乎所有为获得实验数据而选择的栅极长度上，根据本发明实施例的NMOSFET表现出良好的性能。发明者认为，这个由根据本发明实施例的NMOSFET所呈现的良好性能，来自于因氮化硅层内产生的拉伸应力而致的电极迁移率的提高，所述氮化硅层是根据本发明的实施例，在高压LPCVD处理中淀积而成的。
前面的描述已经澄清NMOSFET内的电极迁移率与叠加的氮化硅层内产生的应力有关。后面将参考图5和6，进一步描述电极迁移率对应力的依赖关系。在描述之前，考虑PMOSFET，其中是空穴携带电荷。众所周知，空穴迁移率低于电子迁移率。另外，空穴迁移率对叠加的氮化硅层内产生的应力依赖，远小于电子迁移率的相应依赖。图4表示导通驱动电流ION与截止电流IOFF的关系，它是3种不同的PMOSFET共用的，一个是根据第一比较范例，另一个是根据第二比较范例，又一个是根据本发明的实施例。因此，这些PMOSFET的导通电流没有或极少变化。
NMOSFET的导通电流ION依赖于叠加的氮化硅层内产生的应力。图5表示导通电流ION与叠加的氮化硅层内产生的应力之间的关系。白方块表示在与图3相同的条件下测得的导通电流ION实验数据，而截止电流IOFF与5nA/μm(＝5×10-9A/μm)。图5表明导通电流随着叠加的氮化硅层内产生的拉伸应力增加而增加的趋势。当拉伸应力为大约1000MPa(＝1010dyn/cm2)时，可见到导通电流显著增加。
导通电流在NMOSFET内的增加，依赖于栅极长度Lg。在图6中，实线表示有关根据本发明实施例的NMOSFET的[跨导×栅极长度Lg]对不同栅极长度Lg的变化。黑体虚线表示有关第一比较范例的NMOSFET的[跨导×栅极长度Lg]对不同栅极长度Lg的变化。正常虚线表示有关第二比较范例的NMOSFET的[跨导×栅极长度Lg]对不同栅极长度Lg的变化。
图6清楚地表明：当栅极长度Lg小于0.6μm的阈值时，对于相同的栅极长度，根据本发明的实施例的[跨导×栅极长度Lg]大于根据第二比较范例的，而后者又大于第一比较范例的。这意味着当栅极长度Lg小于0.6μm的阈值时，根据本发明实施例的NMOSFET表现出最好的性能。
图6还表明：当栅极长度Lg不小于0.6μm的阈值时，对于相同的栅极长度，根据本发明的实施例的[跨导×栅极长度Lg]小于根据第二比较范例的，而后者又小于第一比较范例的。
发明者认为，上述跨越0.6μm阈值的关系颠倒，是由于对沟道边缘施加应力的程度影响了NMOSFET内的电子迁移率。根据本发明的实施例，在晶片上淀积的氮化硅层覆盖NMOSFET的栅极的顶面和侧面，所述NMOSFET具有被处于栅极下面的沟道隔开的源/漏区。淀积的硅氮化物具有拉伸应力，它形成对着沟道施加于栅极的垂直力分量，在那里产生压缩应力，以及施加于沟道边缘的水平力分量，在那里产生拉伸应力。当栅极长度大时，沟道内的压缩应力变为优势。当栅极长度变成小于0.6μm时，沟道内的拉伸应力变为优势。发明者认为，电子迁移率随沟道内的拉伸应力变为优势而增加。如果沟道内的压缩应力变为优势，电子迁移率则被牵制。
参考图7A-7C，描述根据本发明的另一示范实施例。这个示范实施例在氮化硅层27(见图7B)的淀积方面，基本上与图1A-1C中所描绘的第一示范实施例相同。氮化硅层27(图7B)和9(图1B)的淀积和组成方法是相同的。再有，氮化硅层27也以同样的方法像氮化硅层9那样，充当蚀刻停止层。
图7A描述在包括氮化硅层27的双层介电结构形成之前，半导体晶片的一部分的断面。这部分包括硅衬底21，其中已形成一个或多个器件。这部分还包括栅极23，每个栅极都是具有形成在衬底21内的源/漏区26的MOS的一部分。源/漏区26具有LDD结构。栅极23包括搀杂钨的多晶硅层，它被形成在已形成于衬底21的栅极氧化物层22上。栅极23还包括被形成在钨多晶硅顶上的帽盖氧化物24。氧化物隔离膜25已被加至栅极23的垂直侧面或壁面。
图7B描绘在氮化硅层27淀积过程中的半导体改进部分的断面范例。氮化硅层27是氮化硅薄膜，厚度大约为50nm。氮化硅层27在反应室40内被淀积，采用LPCVD处理，用的是氨(NH3)和硅烷(SiH4)，温度范围为600℃至800℃。分子态氮(N2)被用作载体气体。压力范围从1×104Pa至6×104Pa。硅氮化物淀积至50nm所需要的时间大约小于一分钟。
参考图7C，图中所示为在保形介电层28淀积至500nm厚度以后，介电层暴露的顶部表面通过使用CMP处理已被制成平面。在这个淀积过程中，温度大约为500℃。虽然未被表示，但带蚀刻开口的图案化抗蚀掩模已形成在介电层28的顶面。介电层28的材料已经通过使用干刻处理从蚀刻开口的下方被除去。在干刻处理中已使用包括八丁烯(C4F8)的馈入气体。在这个蚀刻过程中，氮化硅层27保护下层结构。选择率，也就是介电层28的蚀刻速率和氮化硅层27的蚀刻速率之比，大约为30。氮化硅层27的材料，已在干刻处理中使用包括三氟化氮(NF3)和一氧化碳(CO)的馈入气体，从蚀刻开口的下方除去。已经穿越介电层28和氮化硅层27而生成接触孔29。虽然未被示出，但插塞将淀积在接触孔中，以造成与下层结构的电接触。
根据本发明的实施例被淀积而成的氮化硅层9和27是多孔的，并有非常大量的气孔，以便在加氢退火过程中，使氢气通往下层结构。如第二比较范例(见图10A-10C)所描述的，用常规LPCVD处理淀积而成的氮化硅层207是紧缩的，因此气孔较少。
在这种常规LPCVD处理中，每个栅极203的搀杂多晶硅层，被暴露在约750℃的温度下约1小时，直至氮化硅层207被淀积至50nm厚度。由于这种高温下的长时间暴露，多晶硅层中搀入的杂质被去活，引起活性杂质的浓度明显下降。活性杂质浓度下降，造成栅极203的多晶硅内部耗尽。在根据本发明实施例的淀积处理中，栅极6(见图1A)或23(见图7A)的多晶硅层的暴露时间非常短，不到一分钟。活性杂质的浓度下降和由此造成的多晶硅内部的耗尽，完全被制止，或者至少被抑制至足够低的水平。
栅极中耗尽的存在对在半导体晶片中形成的NMOSFET和PMOSFET的性能有影响。图12概括性地描述了栅极电容Cg随不同栅极电压Vg的变化的这种影响。考虑NMOSFET，它的栅极尺度为10μm×10μm，被形成在2nm厚的氧氮化物层上，后者已形成在硅衬底上。已根据第二比较范例(参考图10A-10C)制造出第一个试验样品。已经制出第二个试验样品，但没有这个氮化硅层。图8描绘第二个样品的栅极电容Cg随不同栅极电压Vg的变化。在图12中，虚线表示第一个试验样品的栅极电容Cg随不同栅极电压Vg的变化，而实线表示在图8中所示的栅极电容Cg的变化。从图12中可以看出，如果栅极电压超过0.5V，栅极电容Cg就有相当大的差异。这种差异是由于第一个试验样品的栅极内部出现耗尽现象。第三个试验样品已被制造出来，它采用了根据本发明实施例的氮化硅层的淀积处理。图8表示第三个试验样品的栅极电容Cg随不同栅极电压Vg的变化。图8中的实线模拟图12中的实线，意思是在根据本发明实施例的第三个样品的栅极中，没有耗尽现象。因此，如果栅极电压超过0.5V，不会有不良的差异。
在本发明的示范实施例中，为淀积氮化硅层9，被施加到反应室40中的反应物包括硅烷(SiH4)和氨(NH3)。在本发明的另一个实施例中，氟硅烷(SiHxF4-x)被用来代替硅烷(SiH4)，这里，x＝0，1，2，3，或4。在这个实施例中，氟硅烷(SiHxF4-x)和氨(NH3)被气流加进室40中。分子氮(NH3)被用作载体气体。代替分子态氮(N2)，其他惰性气体，例如氦气(He)和氩气(Ar)可被用作载体气体。
在本发明的又一个实施例中，乙硅烷(Si2H6)被用来代替硅烷(SiH4)。如果是这样，淀积温度应该被维持在600℃以下。在本发明的再一个实施例中，二氯硅烷(SiH2Cl2)被用来代替硅烷(SiH4)。
在根据本发明的实施例中，反应室40中的适当压力范围为1×104Pa至6×104Pa。这个压力范围通常是合适的。如果使用高于这个范围的淀积压力，氮化硅层的厚度变化会增加，并常常出现微粒。如果淀积压力低于这个范围，淀积速率会降低。
尽管已结合示范实施例具体描述了本发明，但显然，对那些本领域的技术人员来说，显然是能够做出许多替代、修改和变型的。所以所附的权利要求将包括符合本发明的范围和精神的任何这种替代、修改和变形。

Claims (22)

1.一种用于增强淀积控制的方法，其中包括：
在半导体晶片的衬底中形成至少一个器件；和
在反应器中，以至少约104Pa的压力，在该晶片上淀积氮化硅层。
2.如权利要求1所述的方法，其特征在于所述器件是MOS形式的器件。
3.如权利要求1所述的方法，其特征在于所述器件是NMOSFET形式的器件。
4.如权利要求1所述的方法，其特征在于所述氮化硅层包括氮化硅(SiXNY)。
5.如权利要求3所述的方法，其特征在于氮化硅层产生加强NMOSFET内部电子迁移率的力分量。
6.如权利要求1所述的方法，其特征在于淀积氮化硅层的操作包括：
将被选择的反应物注入化学汽相淀积(CVD)室。
7.如权利要求6所述的方法，其特征在于将被选择的反应物注入CVD室的操作包括：
注入氨(NH3)；和
注入氟硅烷(SiHxF4-x)。
8.如权利要求3所述的方法，其特征在于NMOSFET包括带顶表面和侧表面的栅极，在淀积氮化硅层的操作期间，其中被淀积的氮化硅层被淀积在NMOSFET的栅极的顶表面和侧表面上。
9.如权利要求7所述的方法，其特征在于所述器件是NMOSFET形式的器件，所述NMOSFET具有带顶表面和侧表面的栅极，在淀积氮化硅层的操作期间，被淀积的氮化硅层被淀积在NMOSFET栅极的顶表面和侧表面上。
10.如权利要求6所述的方法，其特征在于
氮化硅层包括氮化硅(SiXNY)；
其中，将被选择的反应物注入反应器的操作包括：
注入氨(NH3)；注入硅烷(SiH4)；以及
其中，在淀积氮化硅层的操作期间，压力范围从1×104Pa至6×104Pa。
11.如权利要求10所述的方法，其特征在于所述器件是NMOSFET形式的器件，所述NMOSFET具有带顶表面和侧表面的栅极，在淀积氮化硅层的操作期间，氮化硅层被淀积在NMOSFET的栅极的顶表面和侧表面上。
12.如权利要求7所述的方法，其特征在于
氮化硅层包括氮化硅(SiXNY)；
其中，所述器件是NMOSFET形式的器件，NMOSFET具有带顶表面和侧表面的栅极，具有一表面的源区，和具有一表面的漏区；和
进一步包括：
在淀积氮化硅层的操作之前，以硅化物形成栅极的顶表面，和源区及漏区的表面。
13.如权利要求7所述的方法，其特征在于在淀积氮化硅层的操作期间，氮化硅层被淀积在NMOSFET的栅极的顶表面和侧表面上。
14.如权利要求10所述的方法，其特征在于
其中，器件是NMOSFET形式的器件，NMOSFET具有带顶表面和侧表面的栅极，具有一表面的源区，和具有一表面的漏区；和
进一步包括：
在淀积氮化硅层的操作之前，以硅化物形成栅极的顶表面，和源区及漏区的表面；
其中，在淀积氮化硅层的操作期间，氮化硅层被淀积在NMOSFET的栅极的顶表面和侧表面上；和
其中，在淀积氮化硅层的操作期间，压力范围从1×104Pa至6×104Pa。
15.如权利要求10所述的方法，其特征在于
其中，所述器件是NMOSFET形式的器件，NMOSFET具有：带顶表面和侧表面的栅极，具有一表面的源区，和具有一表面的漏区；和
进一步包括：
在淀积氮化硅层的操作之前，以硅化物形成栅极的顶表面，和源区及漏区的表面；和
其中，在淀积氮化硅层的操作期间，压力范围从1×104Pa至6×104Pa。
16.如权利要求7所述的方法，其特征在于
所述氮化硅层包括氮化硅(SiXNY)；
所述器件是NMOSFET形式的器件，NMOSFET具有带顶表面和侧表面的栅极；和
进一步包括：
在淀积氮化硅层的操作之前，在栅极的顶表面上形成二氧化硅帽盖；和
在淀积氮化硅层的操作之前，在栅极的侧表面上形成二氧化硅侧壁。
17.如权利要求16所述的方法，其特征在于在淀积氮化硅层的操作期间，氮化硅层被淀积在NMOSFET的栅极的顶表面和侧表面。
18.如权利要求10所述的方法，其特征在于
所述器件是NMOSFET形式的器件，NMOSFET具有带顶表面和侧表面的栅极；和
进一步包括：
在淀积氮化硅层的操作之前，在栅极的顶表面上形成二氧化硅帽盖；和
在淀积氮化硅层的操作之前，在栅极的侧表面上形成二氧化硅侧壁。
19.如权利要求18所述的方法，其特征在于在淀积氮化硅层的操作期间，被淀积的氮化硅层是淀积在NMOSFET的栅极的顶表面和侧表面。
20.如权利要求1所述的方法，其特征在于氮化硅层具有1×1010dyn/cm2的拉伸应力。
21.如权利要求9所述的方法，其特征在于栅极在漏区和源区横越沟道而被隔开的方向上最多延伸0.6μm。
22.如权利要求1所述的方法，其特征在于进一步包括：
在氮化硅层上淀积介电层。
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