CN1309033C - 具有鳍片结构的半导体元件及其制造方法 - Google Patents

具有鳍片结构的半导体元件及其制造方法 Download PDF

Info

Publication number
CN1309033C
CN1309033C CNB2004100375297A CN200410037529A CN1309033C CN 1309033 C CN1309033 C CN 1309033C CN B2004100375297 A CNB2004100375297 A CN B2004100375297A CN 200410037529 A CN200410037529 A CN 200410037529A CN 1309033 C CN1309033 C CN 1309033C
Authority
CN
China
Prior art keywords
semiconductor fin
multiple grid
doping
fin
transistorized
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2004100375297A
Other languages
English (en)
Other versions
CN1542930A (zh
Inventor
杨育佳
王屏薇
陈豪育
杨富量
胡正明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1542930A publication Critical patent/CN1542930A/zh
Application granted granted Critical
Publication of CN1309033C publication Critical patent/CN1309033C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants

Abstract

本发明是具有鳍片结构的半导体元件及其制造方法。所述半导体结构，其包括多个半导体鳍片在一绝缘层上，一栅极介电质在部分所述半导体鳍片上，以及一闸电极在该栅极介电质上。上述任一半导体鳍片均具有一上表面、一第一侧壁表面以及一第二侧壁表面；掺杂物离子以一与上述半导体鳍片上表面的法线成一第一角度(例如大于约7°)植入以掺杂所述半导体鳍片的第一侧壁表面及上表面；所述半导体结构沿法线旋转180度后，掺杂物离子再以一与上述半导体鳍片上表面的法线成一第二角度植入所述半导体鳍片的第二侧壁表面以及上表面。

Description

具有鳍片结构的半导体元件及其制造方法
技术领域
本发明是有关于半导体元件，且特别有关于一种具有鳍片结构(finstructure)的半导体元件以及掺杂半导体鳍片元件的方法。
背景技术
于超大型集成(ULSI)电路的制作中，金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field effect transistor；MOSFET)的制作技术占有决定性的影响。过去数十年来，通过金属氧化物半导体场效应晶体管尺寸的缩减可提供元件的速度表现、电路密度以及每单位效能成本的改善。当传统块金属氧化物半导体场效应晶体管的栅极长度缩减时，源极与漏极便容易和沟道区产生作用而影响其内的势能(potential)；如此一来，具有较短栅极长度的晶体管将可能遭遇如无法控制栅极的沟道开关状态等问题。
有关短沟道长度的晶体管所减少对栅极控制的现象即所谓的短沟道效应(short-channel effects；SCE)；而增加主体掺杂浓度(body dopingconcentration)、降低栅极氧化层厚度以及超浅源极/漏极接面(ultrashallow source/drain junction)均可抑制短沟道效应。然而，当元件尺寸(device scaling)进入次50纳米时代(sub-50nm regime)，其主体掺杂浓度、栅极氧化层厚度以及源极/漏极掺杂轮廓(doping profile)的需求愈发难以达至理想，尤其当传统元件构造是架构于块硅基底(bulksilicon substrate)上。前段制程技术的创新或采用非传统元件的结构可需用以维持元件缩小的历史发展步伐。
当元件尺寸缩小至次30纳米时代，一种控制短沟道效应的有效方法即使用一种多于一个栅极的可供选择的晶体管结构，例如多重栅极晶体管(multiple-gate transistor)，而该可供选择的晶体管结构的范例之一即为多重栅极晶体管。多重栅极晶体管的范例是包含双重栅极晶体管(double-gate transistor)、三重栅极晶体管(triple-gatetransistor)、欧米茄场效晶体管(omega field-effectt ransistor)、以及环绕型栅极(surround-gate)或包裹环绕型栅极(wrap-around gate)晶体管。一种多重栅极晶体管结构期待用于延伸互补型金属氧化半导体(Complementary Metal Oxide Semiconductor；CMOS)技术的尺寸缩小能力，超越传统块金属氧化物半导体场效应晶体管限制并达到硅材质的金属氧化物半导体场效应晶体管的最大极限。引进额外栅极可改善栅极与沟道间的耦合电容(capacitance coupling)的产生、增加栅极对沟道控制的潜能、帮助短沟道效应的抑制、以及延伸金属氧化物半导体晶体管的尺寸能力。
最简单的多重栅极晶体管的例子即Hu等人所获的美国专利字号6,413,802中所述的双重栅极晶体管。此专利中，其晶体管沟道是包含一经刻蚀掩膜(etchant mask)所定义而成并形成于一绝缘层例如为氧化硅上的薄硅鳍片。施行一栅极氧化程序，接着再沉积栅极以及定义栅极图案以形成一在鳍片旁的双重栅极结构，而源极往漏极以与栅极往栅极的方向均位于基底表面的平面上。
发明内容
本发明是具有鳍片结构的半导体元件及其制造方法，其较佳实施例即提供多种掺杂多重栅极晶体管的半导体鳍片以改善元件性能的方法。依照本发明的实施例，其栅极长度相较某些先前技术的布植法(implantation)具有更均匀的掺杂，因此能够改善元件效能。
本发明的一实施例是提供一种掺杂多重栅极晶体管的半导体鳍片的方法。首先提供一种半导体结构，包含多个半导体鳍片在一绝缘层(insulator layer)上，一栅极介电质(gate dielectric)在部分所述半导体鳍片上，以及一闸电极(gate electrode)在该栅极介电质之上。上述任一半导体鳍片均具有一上表面、一第一侧壁表面以及一第二侧壁表面；掺杂物离子(dopant ions)与所述半导体鳍片上表面的法线呈一第一角度(大于7°)植入以掺杂所述半导体鳍片的第一侧壁表面以及上表面，所述半导体结构沿法线旋转180度后，掺杂物离子与所述半导体鳍片上表面的法线呈一第二角度植入以掺杂所述半导体鳍片的第二侧壁表面以及上表面。
本发明的另一实施例是提供一种以不同方位掺杂半导体鳍片的方法。此实施例中，当第一半导体鳍片于一大角度下植入掺杂物离子时，一第一掩膜覆盖于第二半导体鳍片上；同样地，当第二半导体鳍片于一大角度下植入掺杂物离子时，一第二掩膜覆盖于第一半导体鳍片上。
本发明同样包含结构的实施例，例如绝缘层上有半导体(semiconductor-on-insulator)的晶片(chip)，其包括多个多重栅极晶体管形成于一绝缘层之上，且上述任一多重栅极晶体管包括具有一方位的一半导体鳍片以及具有一栅极长度小于30纳米的闸电极；所述多重栅极晶体管的任一晶体管方位均相同。其它方法与结构也同样于本发明中揭示。
一种绝缘层上有半导体的晶片，其包括多个多重栅极晶体管形成于一绝缘层之上，且上述任一多重栅极晶体管包括具有一方位的一半导体鳍片以及具有一栅极长度相当于最小特征尺寸(feature size)的闸电极，而所述多重栅极晶体管的该方位则均为相同。
附图说明
图1a所示为一种双重栅极元件的结构；
图1b所示为一种三重栅极元件的结构；
图1c所示为一种欧米茄场效晶体管的结构；
图2所示为一种多重栅极晶体管的平面图；
图3a所示为一种三重栅极晶体管的立体透视图；
图3b所示为欧米茄场效晶体管的立体透视图；
图4a是沿图2中B-B’线的剖面图；
图4b是沿图2中C-C’线的剖面图；
图5a、图5b及图5c是显示以一大植入角度掺杂一半导体鳍片的剖面图；
图6a所示为半导体鳍片的上部及侧壁表面所接收的离子剂量与植入角度的函数关系图；
图6b所示为该鳍片上部区域剂量对一侧壁表面区域剂量的比例与植入角度的函数关系图；
图7a为本发明的半导体鳍片元件的平面图示；
图7b为本发明的半导体鳍片元件的剖面图示；
图8a是显示当掺杂第一晶体管的源极与漏极区时，其第二晶体管是处于一遮蔽的状态；
图8b是显示当掺杂第二晶体管的源极与漏极区时，其第一晶体管是处于一遮蔽的状态；
图9所示为本发明的一种n-型晶体管。
符号说明：
100～双重栅极晶体管
102～三重栅极晶体管
104～欧米茄场效晶体管
110～闸电极
112～硅体、鳍片
114、115～鳍片的(第一、第二)侧壁
116～绝缘层
118～硅基底
120～栅极介电质
122～掩膜
124～鳍片的上表面
126～源极区
128～漏极区
130～栅极于鳍片下的延伸或侵入
132～鳍片上表面掺杂区域
134～鳍片侧壁表面掺杂区域
136～沟道区
140～第一离子布植步骤
142～第二离子布植步骤
144～上方的掺杂区域
146、148～侧壁的掺杂区域
150～第一掩膜材料
152～第二掩膜材料
w～鳍片宽度
h～鳍片高度
e～栅极的侵入延伸
l～鳍片沟道长度
α、β～离子植入角度
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
本发明的较佳实施例是有关于半导体元件领域，且特别有关于一种具有鳍片结构的半导体元件。本发明是具有鳍片结构的半导体元件及其制造方法，其提供数个用以掺杂一多重栅极晶体管的半导体鳍片的方法。
另一多重栅极晶体管的范例为一三重栅极晶体管102。三重栅极晶体管结构102的剖面图是于图1b中显示，而三重栅极结构的平面图是与双重栅极结构相同并且于图2中显示。三重栅极晶体管结构具有一形成三个栅极的闸电极110：其中一栅极位于硅体/鳍片112的上表面124，而另外两个栅极则位于硅体/鳍片112的侧壁114。三重栅极晶体管较双重栅极晶体管多出一位于硅鳍片上表面的栅极，故可具有优于双重栅极晶体管对栅极沟道的控制能力。一三重栅极晶体管102的立体图示是于图3a中显示；图3a显示源极区126与漏极区128是分别形成于相对沟道区两侧的硅体112上。
三重栅极晶体管的结构可经修饰以改善栅极控制能力，如图1c所示。由于闸电极110的剖面图具一omega(Ω)外型，因此结构104也如同现有的欧米茄场效晶体管(omega field-effect transistor；简称omega-FET)。闸电极110于半导体鳍片或硅体112下的侵入形成一具有omega(Ω)外型的栅极结构，它具有近似于栅极围绕(Gate-All-Around；GAA)晶体管般突出的尺寸能力，并使用一种类似双重栅极晶体管或三重栅极晶体管而稍加改变的制造方法。欧米茄场效晶体管具一上栅极(毗连于表面124)，两个侧壁的栅极(毗邻于表面114)，以及于该似鳍片(fin-like)的半导体本体下所延伸或侵入130的特殊栅极。
因此欧米茄场效晶体管是为一具有一几乎缠绕于整个本体112的栅极110的场效晶体管。事实上，当栅极的延伸130愈长，例如侵入范围e越大，则该晶体管结构与栅极围绕晶体管的结构愈接近或相似；一具有凹处绝缘层的三重栅极晶体管或欧米茄场效晶体管的立体图是于图3b中概要说明。闸电极110于硅体112下的侵入有助于沟道避开来自漏极128的电场线(electric field lines)并改善栅极对沟道的控制能力(gate-to channel controllability)，如此可减缓因漏极电压所造成的能障降低效应(drain-induced barrier lowering effect；DIBL)并改善短信道的性能。
图1a至图1c所示的多重栅极晶体管结构剖面图是用于说明本发明，然并非受限于上述的结构。且鳍片的角隅是可为圆润，而并非如图1a至图1c所示的陡峭边角。
所述的多重栅极晶体管结构，例如双重栅极晶体管100、三重栅极晶体管102以及欧米茄场效晶体管104均具一共同特征：似鳍片的半导体主动区域112。在掺杂半导体鳍片的源极区126与漏极区128的过程中，先前技术是使用一现有的源极与漏极离子布植程序，离子经与晶片或基底的法线成一小角度布植；现有的源极与漏极布植程序中常采用一小角度如7度或更小的角度，例如沿图2B-B’线而得的图4a所示。
使用如此的离子布植条件将导致多数植入的掺杂物到达鳍片112的上表面124，因而产生一浓掺杂(high-doped)的上表面区132，而仅有少数掺杂物能有效植入侧壁表面114，形成一淡掺杂(lightly doped)的侧壁表面区134。欲引入一显著掺杂量于源极/漏极区126/128的侧壁可能需要一段长时间的离子布植。此外，由于少数掺杂物会到达部分鳍片的底部，因此源极126与漏极128于部分鳍片底部的离子掺杂度较低，并可能导致部分鳍片的底部沟道长度l的底部较部分鳍片的上部沟道长度大。
图4b所示为沿图2C-C’线而得的剖面图。在鳍片112中的沟道136的长度变异，例如部分鳍片底部具有一较大的沟道长度，结果导致一位于部分鳍片底部的缩减电流，由源极通往漏极的非均匀的电流分布。因此当使用一般的源极与漏极的掺杂程序，该半导体鳍片元件的性能乃未暨完美。
本发明的实施例可通过使用任一些多重栅极晶体管而执行，而晶体管的三个范例是根据图1a至图4b所描绘，且其中任何结构也同其它结构般可利用本发明的内容。如图1a中的剖面图示说明，一双重栅极晶体管100具有一闸电极110横跨于沟道或似鳍片的硅本体112，并因此形成一双重栅极的结构：两个栅极，其分别位于硅鳍片112的任一侧壁114，如图1a所示。该双重栅极结构的平面图是于图2中表示，而图1a(以及图1b和图1c)是沿图2中的A-A’线而成。硅鳍片112形成于硅基底118上的绝缘层116上，该硅体112通过一沿着侧壁114的栅极介电质120以及一沿着鳍片的上表面124的掩膜122与闸电极110分隔。
多重栅极晶体管例如为双重栅极晶体管、三重栅极晶体管以及欧米茄场效晶体管，此类晶体管的共同特征在于具有似鳍片的半导体主动区域。是以此类的元件也即为习知的半导体鳍片元件，且半导体鳍片元件具有一预设的鳍片高度h以及一预设的鳍片宽度w。另一多重栅极晶体管的共同特征为半导体鳍片的侧壁表面是用于电流传导，例如多重栅极晶体管上一显著量源极通往漏极的电流是沿侧壁表面传导。
实质上，多重栅极晶体管的有效元件宽度是为鳍片高度h的函数(如图1a所示)。于双重栅极晶体管中，元件的宽度为鳍片高度的两倍，例如为2h。而于三重栅极晶体管中，元件的宽度则为(2h+w)(如图1a及图1b所示)。如图3a及图3b所示，半导体鳍片112的部分侧壁经掺杂而形成源极区126与漏极区128，因此于制造半导体鳍片元件或多重栅极晶体管的过程中是牵涉了半导体鳍片的掺杂，尤其是半导体鳍片的侧壁表面。在半导体鳍片的侧壁表面作有效以及足够的掺杂可用以最佳化晶体管的特性，一方面来说，本发明是提供了生产制程中掺杂半导体鳍片侧壁的改善方法。
根据本发明的特点，在半导体鳍片元件的掺杂中，其源极与漏极的离子植入角度α是大以最佳化元件的效能。现参照图5a至图5c离子布植的图解，其中离子布植是至少通过两个离子布植步骤而完成。如图5a所示，一半导体鳍片112是在一绝缘层116上，该绝缘层116可如图1c所示的欧米茄场效晶体管范例般具有一凹处，且该绝缘层厚度可于范围100埃至2000埃。为求方便说明，将该半导体鳍片112视为一三重栅极晶体管102。
于较佳实施例中，半导体鳍片112是由硅构成，且所布植的离子为p-型掺杂物离子，例如为硼(boron)和/或铟(indium)；或者为n-型掺杂物离子，例如为磷(phosphorus)、砷(arsenic)和/或锑(antimony)。如图5b所示，于第一离子布植步骤中执行一角度植入(以箭头符号140表示)，其与晶片上表面124的法线于z-x平面呈一角度α。源极126与漏极128的离子布植剂量约为总掺杂物剂量I(每单位晶片表面面积中所含掺杂物单位)之半，而源极与漏极离子布植的总剂量I通常介于每平方公分含有约1×1013至1×1016掺杂物的范围。经第一离子布植步骤140后是产生一上方的掺杂区域144以及侧壁的掺杂区域146。
关于鳍片上表面124的入射角，离子以一与鳍片上表面124的法线成角度α到达鳍片上表面，而鳍片上表面124的法线通常是与晶片的法线平行。而关于鳍片侧壁表面114的入射角，离子以一与鳍片侧壁表面114的法线呈角度(90-α)到达鳍片侧壁的表面，而角度α与(90-α)是依照与该侧壁表面114正交的平面而定。
第一离子布植步骤中，鳍片的第一侧壁114约接收(I/2)·sin(α)的剂量，而鳍片上表面124则约接收(I/2)·cos(α)的剂量，此时该鳍片的第二侧壁表面115基本上并无接收掺杂物。
第二离子布植步骤中，元件102经沿法线旋转180度后，其第二的半剂量是于z-x平面上与晶片的法线成一角度α布植，如图5c所示。于该第二离子布植(以箭头符号142表示)步骤中，鳍片的第二侧壁表面115约接收(I/2)·sin(α)的剂量，而鳍片上表面124则约接收(I/2)·cos(α)的另外剂量，于此鳍片的第一侧壁表面114基本上并无接收掺杂物。因此，在第一及第二离子布植步骤之后，其鳍片上表面所接收的总离子剂量为I·cos(α)，而该任一侧壁表面所接收的总离子剂量则为(I/2)·sin(α)。图5c说明了侧壁的掺杂区域148的形成。
于图5b及图5c中所阐明的实施例，其中的离子布植步骤140及142是均以一角度α执行，值得注意的是第一离子布植步骤的角度并非必须与第二离子布植步骤的角度相同，该角度接近是为理想(但并非必须)以便维持侧壁掺杂区域146与148具有较一致的操作性质。
图6a中，鳍片112的上表面掺杂区域144与侧壁表面掺杂区域146(或148)所接收的每单位表面积的掺杂物剂量是依植入角度α为函数标绘。假设角度α为0，则(I/2)·sin(α)变为0，亦即没有掺杂物可到达鳍片侧壁表面；此时I·cos(α)变成I，表示鳍片上表面将掺杂一剂量I。假设植入角度为0度，其位于多重栅极晶体管的鳍片侧壁114与115的源极区126与漏极区128自然无法有效形成。一般源极与漏极离子布植条件常使用一小角度例如为7度，如此可理解任一鳍片侧壁每单位的表面积所接收的离子剂量将少于其上表面所接收的每单位表面积离子剂量的十分之一；在此例中，鳍片侧壁表面需要一较高剂量与较长时间的离子布植以获得一基本量的掺杂。
本发明的较佳实施例是指示离子布植角度应大以足够鳍片侧壁表面114与115获得一基本量的掺杂。事实上，若离子布植角度为60度，则鳍片112的上部以及侧壁表面将具有相当的剂量而导致相近的掺杂浓度。
依据图6b，鳍片上表面124所接收的离子剂量对一鳍片侧壁表面114(或115)所接收的离子剂量的比例是依植入角度α为函数标绘，而该比例也可诠释为鳍片上表面区域144掺杂浓度对鳍片侧壁表面区域146(或148)掺杂浓度的比例。在本发明的一实施例中，较佳比例为约小于8，而该所对应的离子植入角度约大于15度。本发明的较佳实施例中，该比例是介于范围约1至4之间，且其对应的离子植入角度为介于范围约26至63度之间，而鳍片上表面掺杂区域144与侧壁表面掺杂区域146及148的较佳掺杂浓度为大于每立方公分约含1×1020掺杂物。
依据本发明的指示，使用一大植入角度α具有一些优点。首先，以一大角度执行离子布植可使晶体管侧壁表面的源极126与漏极区128能更有效率地引入更多掺杂物，因而可避免以一小角度执行离子布植所伴随的长时间布植的问题产生。其次，以一大角度执行离子布植将使鳍片的源极与漏极区的上表面124以及侧壁表面114及115的掺杂量更相当，因此多重栅极晶体管的沟道长度不管于鳍片的上方或下方部分均可维持相同。
然而，随着使用大角度的离子布植所衍生出潜在的问题，而本发明则提供该问题的解决方法。现参照图7a，其图中显示两多重栅极晶体管102a与102b的平面图，其中两晶体管102a与102b具有相互垂直的源极往漏极方向，亦即其所含半导体鳍片112是朝向相互垂直的方向；而换句话说，该半导体鳍片是相互正交。图7a中，第一晶体管102a的源极往漏极方向是位于y-方向上，而第二晶体管102b的源极往漏极方向则位于x-方向上，x-y轴是于图7a右下方角落显示。
两晶体管的闸电极110a与110b所朝的方位也同样呈相互垂直。如图7a所示，该两晶体管可相互非常接近或远离，例如位于一集成电路晶粒(integrated circuit die)的两最末端。图7a所示的多重栅极晶体管可为一双重栅极晶体管、三重栅极晶体管或欧米茄场效晶体管，而为求说明方便，是将该多重栅极晶体管视为一三重栅极晶体管。
图7b是显示三重栅极晶体管102a与102b沿图7a中A-A’线而得的剖面图示。图7a的A-A’线是横切第一晶体管102a的源极区126a以及第二晶体管102b的源极区126b、沟道区136b及漏极区128b。一般而言在制造多重栅极晶体管的过程中，半导体鳍片112是在一绝缘层116上，而沉积一栅极介电层120之后再接着形成闸电极110。
栅极介电层的材质可包含氧化硅(silicon oxide)或氮氧化硅(silicon oxynitride)，或可包含高介电常数(high permittivity)介电质例如为氧化镧(lanthanum oxide；La2O3)、氧化铝(aluminum oxide；Al2O3)、氧化铪(hafnium oxid；HfO2)、氮氧化铪(hafnium oxynitride；HfON)、氧化锆(zirconium oxide；ZrO2)等或其组合，而高介电常数介电质通常具有一大于5的相对电容率。闸电极的材质可包含一导电性材料，而导电性材料的范例是包含已掺杂的多晶硅(doped poly-crystallinesilicon)、已掺杂的多晶硅-锗(poly-crystalline silicon-germanium)、金属或金属硅化物(metal silicide)。此时，在形成源极区126与漏极区128前，半导体鳍片112上的沟道区136可为已掺杂或未掺杂。
接着的制造过程步骤中可能牵涉通过掺杂适当部分的半导体鳍片112而形成源极区126以及漏极区128。假设使用一位于z-x平面的大植入角度α以掺杂第一晶体管102a的半导体鳍片第一侧壁114a，则第二晶体管102b的沟道区136b将同样接收到源极与漏极的掺杂物，进而导致第二晶体管102b的效能削减，而同样问题则发生于使用一大植入角度以掺杂第一晶体管102a的第二侧壁115a时。
通常当提供足够的掺杂量于具有一第一源极往漏极方位的晶体管的源极区与漏极区，例如朝y方向的源极往漏极方向，其大角度的植入步骤将同样把源极/漏极的掺杂物掺杂至具有一第二垂直的源极往漏极方位的晶体管沟道区，例如朝x方向的源极往漏极方向。此乃因为当以一大植入角度α(例如为30度)执行源极与漏极的布植140时，其具有一角度与晕布植(halo implant)角度相近，并可因此掺杂至第二晶体管的沟道区136b。然而一般现有的晕布植是使用与源极126与漏极128相反型态的掺杂物用以掺杂沟道区136以控制短沟道效应(short channeleffect)，当本欲掺杂源极区126a与漏极区128a时，而使得第二晶体管102b的沟道区136b也一并受掺杂时，第二晶体管102b的短沟道效应可能恶化，并甚至可能使源极126b与漏极128b间短路(electrical short)而导致失效。
本发明是提供了一种方法，其可利用大植入角度以掺杂具有一第一源极往漏极方位的第一晶体管102a的源极区126a与漏极区128a，且未掺杂至具有一第二垂直的源极往漏极方位的第二晶体管102b的沟道区136b。在源极与漏极植入前，沉积一掩膜材料150(mask material)于晶片上以覆盖第一晶体管102a以及第二晶体管102b。该掩膜材料通过图案化例如通过光学微影技术(optical lithography)，移除覆盖于第一晶体管102a的部分掩膜材料150以形成一第一掩膜150，如图8a所示。该第一掩膜150覆盖于第二晶体管102b上，于掺杂第一晶体管102a源极126a与漏极区128a时遮蔽沟道区136b。
源极126a与漏极区128a的掺杂可如上所述通过两离子布植步骤执行。其中乃进行半剂量的角度植入(half-dose angled implant)以掺杂第一侧壁114a以及第一晶体管102a的鳍片112a上表面124a，接着再执行另一半剂量的角度植入以掺杂第二侧壁115a以及上表面124a。掺杂源极126a以及漏极区128a后，可将第一掩膜150移除。
接着是形成覆盖于第一晶体管102a的第二掩膜152以暴露第二晶体管102b。而欲掺杂第二晶体管102b的源极126a与漏极区128a时，则至少需执行两个离子布植步骤。第一晶体管102a的沟道区136a被第二掩膜152遮蔽而不受该离子布植程序影响。而用以掺杂第二晶体管102b的源极126b与漏极区128b的离子布植步骤的植入角度是以z-y平面的角度β执行。位于z-y平面的角度β，与该第二晶体管的半导体鳍片112b的侧壁114b所在的平面垂直。图8b中，y轴的正向是为进入纸面的方向，而y轴的负向则为凸出纸面的方向(因此难以于图面上明白标示角度β)。
之后可将该第二掩膜移除，并执行一高温回火(annealing)步骤以活化半导体鳍片112a与112b中所布植的掺杂物。该回火步骤可为一快速回火制程(spike anneal process)，其水温可急速升至一峰值温度(peaktemperature)摄氏1050度，接着再急速冷却水温，或者其它的任何回火技术，例如为一般习知且先前技术已使用的快速热退火(rapid thermalanneal)技术。
由上所述方法的实施例中，可理解欲将晶体管的源极126与漏极区128掺杂成同型，例如n-型或n-沟道，其需牵涉使用一额外掩膜图案化的步骤，引入一额外光罩有时可能因成本昂贵而为商业所禁用。因此，基于上述实施例，更进一步的改善乃将所有于一预定范围栅极长度内的同型多重栅极晶体管排列为同方向，以容许使用大角度植入而不需使用一额外光罩，此乃于本发明的另一实施例中所述。
根据此实施例，所有相同导电型(conductivity type)以及具有小于或等于一预设栅极长度的多重栅极晶体管均朝向同一方向。本文中，所有的晶体管是指设计以具备最理想特性的操作而可实用(functional)或操作(operational)的晶体管，例如不包含虚拟晶体管(dummy transistor)或其它未于晶片操作电路上的晶体管。预设的栅极长度是根据短沟道效应(short-channel effect)的影响度决定，晶体管所具的栅极长度愈短则愈易受到短沟道效应影响。预设的栅极长度可例如为30纳米，而另一范例中，该预设的栅极长度可能为最小的栅极长度。
由于以大植入角度掺杂具有第一源极往漏极方位的晶体管的源极126与漏极区128可降低具有其它源极往漏极方向的晶体管的短沟道效应，因此所有易受严重短沟道效应影响的晶体管均应具有相同的源极往漏极方向。例如，所有栅极长度小于30纳米的n-型多重栅极晶体管均应具有朝x方向的源极通往漏极方向。图9中是显示了栅极长度lg，a及lg，b小于预设栅极长度，例如为30纳米，而lg,c及lg，d则大于预设栅极长度。图9的晶体管102a及晶体管102b分别具有栅极长度lg，a与lg，b，且具有大体相同的源极往漏极方位(亦即源极往漏极的电流路径大体平行)，而晶体管102c与晶体管102d则分别具有lg，c及lg，d的栅极长度，且其可为任何的源极往漏极方向。
当改变掺杂源极区126与漏极区128的离子布植条件时，晶体管102c与晶体管102d可能具有不同电性(electrical characteristics)或对短沟道效应的弱点，例如该x方向可为一晶向(crystallographicdirection)，例如为[100]方向。此例中，n-沟道多重栅极晶体管的侧壁表面是为(100)表面，而具有(100)侧壁表面的n-沟道多重栅极晶体管则会具有最佳的电子迁移率(electron mobility)。另一范例中，所有具有栅极长度小于30纳米的p-型多重栅极晶体管可能具有朝晶向[110]的源极往漏极的方向。而此时，p-沟道多重栅极晶体管的侧壁表面是为(110)表面，而具有(110)侧壁表面的p-沟道多重栅极晶体管会具有最佳的电洞迁移率(hole mobility)。
另一方法的实施例中，半导体鳍片112可经固态扩散源(solid-source diffusion)取代如其它方法实施例中所述的离子布植。于固态扩散源的技术中，将一含掺杂物的材料(固态扩散源；solid source)沉积于欲掺杂的半导体鳍片上，之后执行一升温处理以提供含掺杂物材料或固态扩散源的掺杂物扩散至半导体鳍片中。含掺杂物材料的范例是包含硼硅玻璃(boron-silicate glass；BSG)、掺磷硅玻璃(phosphor-silicate glass；PSG)以及掺锗(doped germanium)等。有关图9的讨论是同样适用于此实施例。

Claims (23)

1.一种掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，包括下列步骤：
提供一半导体结构，包括多个半导体鳍片在一绝缘层上，一栅极介电质在部分半导体鳍片上，以及一闸电极在栅极介电质上，而每一半导体鳍片均具有一上表面、一第一侧壁表面以及一第二侧壁表面；
与所述半导体鳍片上表面法线成一角度α植入掺杂物离子以掺杂半导体鳍片的第一侧壁表面及上表面，所述角度α大于7度；以及
所述半导体结构沿法线旋转180度后，与所述半导体鳍片上表面法线成一角度β植入掺杂物离子以掺杂所述半导体鳍片的第二侧壁表面及上表面，所述角度β大于7度，以在未被所述闸电极覆盖的所述半导体鳍片中形成一源极区和漏极区，以及在所述源极区和漏极区之间的所述半导体鳍片中形成一具有均一长度的沟道区。
2.根据权利要求1所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述角度α的大小等于角度β。
3.根据权利要求1所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，还包括施行一回火程序以活化布植的掺杂物离子。
4.根据权利要求1所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述半导体鳍片是朝同方向排列。
5.根据权利要求1所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述半导体鳍片是包含硅鳍片。
6.根据权利要求1所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述第一及第二侧壁的表面为结晶面。
7.根据权利要求1所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述半导体结构还包括一刻蚀掩模在半导体鳍片上。
8.根据权利要求1所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述绝缘层是凹陷以致半导体鳍片的基部具有一凹口。
9.根据权利要求1所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述半导体鳍片上表面区域的掺杂浓度对该半导体鳍片第一侧壁区域的掺杂浓度的比例介于1至4之间。
10.根据权利要求1所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述角度α大于15度。
11.根据权利要求1所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述角度α介于26度至63度之间。
12.根据权利要求1所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述第一及第二侧壁区域的掺杂浓度是掺杂至一大于每立方公分1×1020。
13.一种掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，包括下列步骤：
在一绝缘层上提供一具有第一方位的第一半导体鳍片以及一具有第二方位的第二半导体鳍片，任一的第一及第二半导体鳍片具有一上表面与两侧壁表面；
遮蔽第二半导体鳍片；
以一大植入角度α、沿法线旋转180度，依序布植掺杂物离子以掺杂该第一半导体鳍片两次，以在未被所述闸电极覆盖的所述第一半导体鳍片中形成一第一源极区和第一漏极区，以及在所述第一源极区和第一漏极区之间的所述第一半导体鳍片中形成一具有均一长度的第一沟道区；
遮蔽第一半导体鳍片；
以一大植入角度β、沿法线旋转180度，依序布植掺杂物离子以掺杂第二半导体鳍片两次，以在未被所述闸电极覆盖的所述第二半导体鳍片中形成一第二源极区和第二漏极区，以及在所述第二源极区和第二漏极区之间的所述第二半导体鳍片中形成一具有均一长度的第二沟道区。
14.根据权利要求13所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述第一方位与第二方位是相互垂直。
15.根据权利要求13所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述角度α是位于一与第一半导体鳍片的侧壁表面垂直的平面上，而角度β则位于一与第二半导体鳍片的侧壁表面垂直的平面上。
16.根据权利要求13所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，还包括施行一回火程序以活化布植的掺杂物离子。
17.根据权利要求13所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述侧壁表面为结晶面。
18.根据权利要求13所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，任一半导体鳍片还包括一刻蚀掩模在半导体鳍片上。
19.根据权利要求13所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述绝缘层是凹陷以致半导体鳍片的基部具有一凹口。
20.根据权利要求13所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述半导体鳍片上表面区域的掺杂浓度对半导体鳍片的第一侧壁区域的掺杂浓度的比例介于1至4之间。
21.根据权利要求13所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述角度α及β均大于15度。
22.根据权利要求13所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述角度α及3均介于26度至63度之间。
23.根据权利要求13所述的掺杂多重栅极晶体管的半导体鳍片的方法，其特征在于，所述第一及第二侧壁区域的掺杂浓度是掺杂至一大于每立方公分1×1020。
CNB2004100375297A 2003-04-29 2004-04-28 具有鳍片结构的半导体元件及其制造方法 Active CN1309033C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/425,156 US7074656B2 (en) 2003-04-29 2003-04-29 Doping of semiconductor fin devices
US10/425,156 2003-04-29

Publications (2)

Publication Number Publication Date
CN1542930A CN1542930A (zh) 2004-11-03
CN1309033C true CN1309033C (zh) 2007-04-04

Family

ID=33309645

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB2004100375297A Active CN1309033C (zh) 2003-04-29 2004-04-28 具有鳍片结构的半导体元件及其制造方法
CNU2004200483846U Expired - Lifetime CN2726117Y (zh) 2003-04-29 2004-04-28 绝缘层上有半导体的晶片

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNU2004200483846U Expired - Lifetime CN2726117Y (zh) 2003-04-29 2004-04-28 绝缘层上有半导体的晶片

Country Status (4)

Country Link
US (4) US7074656B2 (zh)
CN (2) CN1309033C (zh)
SG (1) SG151075A1 (zh)
TW (1) TWI242841B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206303A (zh) * 2015-04-30 2016-12-07 中芯国际集成电路制造(上海)有限公司 N型鳍式场效应晶体管的形成方法

Families Citing this family (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908797B2 (en) * 2002-07-09 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
KR100474850B1 (ko) * 2002-11-15 2005-03-11 삼성전자주식회사 수직 채널을 가지는 비휘발성 ｓｏｎｏｓ 메모리 및 그 제조방법
US7074656B2 (en) * 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
KR100476940B1 (ko) * 2003-06-20 2005-03-16 삼성전자주식회사 기판으로부터 수직으로 연장된 게이트 채널을 갖는디램기억 셀 및 그 제조방법
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US6943405B2 (en) * 2003-07-01 2005-09-13 International Business Machines Corporation Integrated circuit having pairs of parallel complementary FinFETs
EP1519421A1 (en) * 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum Vzw Multiple gate semiconductor device and method for forming same
KR100496891B1 (ko) * 2003-08-14 2005-06-23 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법
JP2005064500A (ja) * 2003-08-14 2005-03-10 Samsung Electronics Co Ltd マルチ構造のシリコンフィンおよび製造方法
US6855588B1 (en) * 2003-10-07 2005-02-15 United Microelectronics Corp. Method of fabricating a double gate MOSFET device
US6962843B2 (en) * 2003-11-05 2005-11-08 International Business Machines Corporation Method of fabricating a finfet
US7352025B2 (en) * 2003-12-08 2008-04-01 International Business Machines Corporation Semiconductor memory device with increased node capacitance
US7271444B2 (en) * 2003-12-11 2007-09-18 International Business Machines Corporation Wrap-around gate field effect transistor
KR100526889B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
KR100642632B1 (ko) * 2004-04-27 2006-11-10 삼성전자주식회사 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들
KR100634372B1 (ko) * 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
US7452778B2 (en) * 2004-06-10 2008-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-wire devices and methods of fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
CN100364094C (zh) * 2005-01-31 2008-01-23 北京大学 一种FinFET电路与纳机电梁集成的芯片及其制作方法
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US20070029576A1 (en) * 2005-08-03 2007-02-08 International Business Machines Corporation Programmable semiconductor device containing a vertically notched fusible link region and methods of making and using same
US7230287B2 (en) * 2005-08-10 2007-06-12 International Business Machines Corporation Chevron CMOS trigate structure
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
KR100657969B1 (ko) * 2005-08-30 2006-12-14 삼성전자주식회사 한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자의 제조 방법
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7530037B2 (en) * 2005-10-26 2009-05-05 Freescale Semiconductor, Inc. Methods of generating planar double gate transistor shapes and data processing system readable media to perform the methods
US7491594B2 (en) * 2005-10-26 2009-02-17 Freescale Semiconductor, Inc. Methods of generating planar double gate transistor shapes
US20070148926A1 (en) * 2005-12-28 2007-06-28 Intel Corporation Dual halo implant for improving short channel effect in three-dimensional tri-gate transistors
US7524727B2 (en) 2005-12-30 2009-04-28 Intel Corporation Gate electrode having a capping layer
US7449373B2 (en) * 2006-03-31 2008-11-11 Intel Corporation Method of ion implanting for tri-gate devices
JP2007287728A (ja) * 2006-04-12 2007-11-01 Elpida Memory Inc 半導体装置
DE102006062914B3 (de) * 2006-05-11 2012-07-26 Infineon Technologies Ag Verfahren zum Herstellen eines Drain-Extended-MOS-Feldeffektransistors und Drain-Extended-MOS-Feldeffekttransistor sowie Anordnung mit mehreren parallel geschalteten DMOS
DE102006022126B4 (de) * 2006-05-11 2015-04-09 Infineon Technologies Ag Verfahren zum Herstellen eines elektronischen Bauelementes
DE102006062831B9 (de) * 2006-05-11 2012-05-16 Infineon Technologies Ag Verfahren zum Herstellen eines Drain-Extended-MOS-Feldeffekttransistors und Drain-Extended-MOS-Feldeffekttransistor sowie elektronische Bauelement-Anordnung parallel geschalteter Drain-Extended-MOS-Feldeffekttransistoren
KR100751803B1 (ko) * 2006-08-22 2007-08-23 삼성전자주식회사 반도체 소자의 제조 방법
EP1916717A3 (en) * 2006-08-23 2010-12-22 Imec Method for doping a fin-based semiconductor device
EP1892750B1 (en) * 2006-08-23 2012-11-28 Imec Method for doping a fin-based semiconductor device
EP1892765A1 (en) * 2006-08-23 2008-02-27 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method for doping a fin-based semiconductor device
KR100781580B1 (ko) * 2006-12-07 2007-12-03 한국전자통신연구원 이중 구조 핀 전계 효과 트랜지스터 및 그 제조 방법
KR100864928B1 (ko) * 2006-12-29 2008-10-22 동부일렉트로닉스 주식회사 모스펫 소자의 형성 방법
WO2008090771A1 (ja) * 2007-01-22 2008-07-31 Panasonic Corporation 半導体装置及びその製造方法
US7972943B2 (en) * 2007-03-02 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20080237719A1 (en) * 2007-03-28 2008-10-02 Doyle Brian S Multi-gate structure and method of doping same
US8286114B2 (en) * 2007-04-18 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3-dimensional device design layout
US7678675B2 (en) * 2007-04-24 2010-03-16 Texas Instruments Incorporated Structure and method for a triple-gate transistor with reverse STI
US7560785B2 (en) * 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
US8680601B2 (en) 2007-05-25 2014-03-25 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a deuterated layer in a multi-layer charge-trapping region
US9716153B2 (en) 2007-05-25 2017-07-25 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a deuterated layer in a multi-layer charge-trapping region
US8174073B2 (en) * 2007-05-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structures with multiple FinFETs
US8237201B2 (en) 2007-05-30 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Layout methods of integrated circuits having unit MOS devices
KR100879733B1 (ko) * 2007-06-26 2009-01-20 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
JP2009076879A (ja) * 2007-08-24 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置
US8232598B2 (en) 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US8044464B2 (en) 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7982250B2 (en) * 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7704844B2 (en) * 2007-10-04 2010-04-27 International Business Machines Corporation High performance MOSFET
JP2009218580A (ja) * 2008-03-06 2009-09-24 Toshiba Corp ２方向ハロ注入
US20090256207A1 (en) * 2008-04-14 2009-10-15 International Business Machines Corporation Finfet devices from bulk semiconductor and methods for manufacturing the same
US7994612B2 (en) * 2008-04-21 2011-08-09 International Business Machines Corporation FinFETs single-sided implant formation
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
DE102008030853B4 (de) * 2008-06-30 2014-04-30 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Dreidimensionaler Transistor mit einer Doppelkanal-Konfiguration
US7682913B1 (en) * 2009-01-26 2010-03-23 International Business Machines Corporation Process for making a MCSFET
US8357569B2 (en) 2009-09-29 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating finfet device
US8021949B2 (en) * 2009-12-01 2011-09-20 International Business Machines Corporation Method and structure for forming finFETs with multiple doping regions on a same chip
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8394710B2 (en) * 2010-06-21 2013-03-12 International Business Machines Corporation Semiconductor devices fabricated by doped material layer as dopant source
CN102315269B (zh) * 2010-07-01 2013-12-25 中国科学院微电子研究所 一种半导体器件及其形成方法
US8361856B2 (en) 2010-11-01 2013-01-29 Micron Technology, Inc. Memory cells, arrays of memory cells, and methods of forming memory cells
US8329567B2 (en) 2010-11-03 2012-12-11 Micron Technology, Inc. Methods of forming doped regions in semiconductor substrates
US8450175B2 (en) 2011-02-22 2013-05-28 Micron Technology, Inc. Methods of forming a vertical transistor and at least a conductive line electrically coupled therewith
US8569831B2 (en) 2011-05-27 2013-10-29 Micron Technology, Inc. Integrated circuit arrays and semiconductor constructions
US8460984B2 (en) 2011-06-09 2013-06-11 GlobalFoundries, Inc. FIN-FET device and method and integrated circuits using such
US20140339646A1 (en) * 2011-09-30 2014-11-20 Subhash M. Joshi Non-planar transitor fin fabrication
KR101926356B1 (ko) * 2011-12-06 2018-12-07 삼성전자주식회사 백-바이어스 영역을 갖는 반도체 소자
US9036391B2 (en) 2012-03-06 2015-05-19 Micron Technology, Inc. Arrays of vertically-oriented transistors, memory arrays including vertically-oriented transistors, and memory cells
US8895394B2 (en) * 2012-06-20 2014-11-25 Freescale Semiconductor, Inc. Trench FET with source recess etch
US9129896B2 (en) 2012-08-21 2015-09-08 Micron Technology, Inc. Arrays comprising vertically-oriented transistors, integrated circuitry comprising a conductive line buried in silicon-comprising semiconductor material, methods of forming a plurality of conductive lines buried in silicon-comprising semiconductor material, and methods of forming an array comprising vertically-oriented transistors
US9006060B2 (en) 2012-08-21 2015-04-14 Micron Technology, Inc. N-type field effect transistors, arrays comprising N-type vertically-oriented transistors, methods of forming an N-type field effect transistor, and methods of forming an array comprising vertically-oriented N-type transistors
US9478550B2 (en) 2012-08-27 2016-10-25 Micron Technology, Inc. Arrays of vertically-oriented transistors, and memory arrays including vertically-oriented transistors
US8617957B1 (en) 2012-09-10 2013-12-31 International Business Machines Corporation Fin bipolar transistors having self-aligned collector and emitter regions
US9006065B2 (en) * 2012-10-09 2015-04-14 Advanced Ion Beam Technology, Inc. Plasma doping a non-planar semiconductor device
US8906807B2 (en) 2012-10-10 2014-12-09 International Business Machines Corporation Single fin cut employing angled processing methods
US9006811B2 (en) * 2012-12-03 2015-04-14 Infineon Technologies Austria Ag Semiconductor device including a fin and a drain extension region and manufacturing method
CN103177942B (zh) * 2013-03-01 2015-07-15 溧阳市虹翔机械制造有限公司 一种pmos管的掺杂方法
US20140264488A1 (en) * 2013-03-15 2014-09-18 Globalfoundries Inc. Methods of forming low defect replacement fins for a finfet semiconductor device and the resulting devices
US9111853B2 (en) 2013-03-15 2015-08-18 Micron Technology, Inc. Methods of forming doped elements of semiconductor device structures
US9276087B2 (en) 2013-05-10 2016-03-01 Samsung Electronics Co., Ltd. Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin
CN106847924B (zh) * 2013-06-20 2021-03-30 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
US9059043B1 (en) * 2014-02-11 2015-06-16 International Business Machines Corporation Fin field effect transistor with self-aligned source/drain regions
US9685501B2 (en) 2014-04-02 2017-06-20 International Business Machines Corporation Low parasitic capacitance finFET device
CN105336611A (zh) * 2014-06-18 2016-02-17 中芯国际集成电路制造(上海)有限公司 一种FinFET器件的制作方法
US9087720B1 (en) 2014-08-04 2015-07-21 Globalfoundries Inc. Methods for forming FinFETs with reduced series resistance
US9178036B1 (en) 2014-09-22 2015-11-03 Globalfoundries Inc. Methods of forming transistor devices with different threshold voltages and the resulting products
US9558946B2 (en) * 2014-10-03 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
CN105633152B (zh) * 2014-11-05 2019-12-10 联华电子股份有限公司 半导体结构及其制作方法
US9478660B2 (en) 2015-01-12 2016-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Protection layer on fin of fin field effect transistor (FinFET) device structure
US9450078B1 (en) 2015-04-03 2016-09-20 Advanced Ion Beam Technology, Inc. Forming punch-through stopper regions in finFET devices
US9583572B2 (en) 2015-06-25 2017-02-28 International Business Machines Corporation FinFET devices having silicon germanium channel fin structures with uniform thickness
KR102424963B1 (ko) 2015-07-30 2022-07-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법
DE112015006918T5 (de) 2015-09-17 2018-06-07 Intel Corporation Verfahren zum dotieren eines unteren finnengebiets einer halbleiterfinnenstruktur und vorrichtungen, die diese enthalten
US9754939B2 (en) * 2015-11-11 2017-09-05 Globalfoundries Singapore Pte. Ltd. Integrated circuits having multiple gate devices with dual threshold voltages and methods for fabricating such integrated circuits
CN106816414B (zh) * 2015-12-02 2019-07-30 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN106847683B (zh) * 2015-12-07 2020-03-10 中芯国际集成电路制造(上海)有限公司 提高鳍式场效应管性能的方法
CN107026126B (zh) 2016-02-02 2021-01-26 联华电子股份有限公司 半导体元件及其制作方法
TWI574402B (zh) * 2016-04-28 2017-03-11 國立交通大學 場效電晶體結構
CN107437506B (zh) * 2016-05-27 2020-08-07 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107492496B (zh) * 2016-06-12 2019-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN107579000B (zh) * 2016-07-04 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107731890A (zh) * 2016-08-12 2018-02-23 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US10515969B2 (en) 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108511523B (zh) * 2017-02-23 2021-08-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108962822A (zh) * 2017-05-19 2018-12-07 中芯国际集成电路制造(上海)有限公司 半导体装置以及制造方法
US10714598B2 (en) * 2017-06-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device
DE102018114209A1 (de) * 2017-07-31 2019-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Source -und-drain-struktur mit einem reduzierten kontaktwiderstand und einer verbesserten beweglichkeit
US10141448B1 (en) 2017-12-24 2018-11-27 International Business Machines Corporation Vertical FETs with different gate lengths and spacer thicknesses
US10297513B1 (en) 2017-12-29 2019-05-21 International Business Machines Corporation Stacked vertical NFET and PFET
US10381346B1 (en) 2018-01-24 2019-08-13 International Business Machines Corporation Logic gate designs for 3D monolithic direct stacked VTFET
US10361315B1 (en) 2018-03-22 2019-07-23 International Business Machines Corporation Method and apparatus of fabricating source and drain epitaxy for vertical field effect transistor
US10541137B2 (en) 2018-06-01 2020-01-21 Varian Semiconductor Equipment Associates, Inc. Method and apparatus for non line-of-sight doping
US20200148137A1 (en) * 2018-11-09 2020-05-14 Magna Electronics Inc. Thermal management system
US11380548B2 (en) * 2019-12-30 2022-07-05 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing semiconductor structure through multi-implantation to fin structures
US11581399B2 (en) * 2020-06-30 2023-02-14 Texas Instruments Incorporated Gate implant for reduced resistance temperature coefficient variability

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343679A (ja) * 1992-06-10 1993-12-24 Kawasaki Steel Corp 半導体装置及びその製造方法
JPH1093093A (ja) * 1996-09-18 1998-04-10 Toshiba Corp 半導体装置およびその製造方法
US6255699B1 (en) * 1998-01-20 2001-07-03 International Business Machines Corporation Pillar CMOS structure
US6300182B1 (en) * 2000-12-11 2001-10-09 Advanced Micro Devices, Inc. Field effect transistor having dual gates with asymmetrical doping for reduced threshold voltage
US20020036290A1 (en) * 2000-09-28 2002-03-28 Kabushiki Kaisha Toshiba Semiconductor device having MIS field effect transistors or three-dimensional structure
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US20020153587A1 (en) * 2000-03-16 2002-10-24 International Business Machines Corporation Double planar gated SOI MOSFET structure
US6475869B1 (en) * 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6521502B1 (en) * 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions

Family Cites Families (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US770108A (en) * 1903-09-19 1904-09-13 Ernest Gearing Apparatus for making deeply corrugated furnace-flues.
FR2617642A1 (fr) 1987-06-30 1989-01-06 Thomson Semiconducteurs Transistor a effet de champ
JPH01162376A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
JP2545447B2 (ja) 1988-07-01 1996-10-16 住友電気工業株式会社 鉄系焼結部品のロ―付接合方法
JPH0215675A (ja) 1988-07-01 1990-01-19 Fujitsu Ltd 電界効果トランジスタ及びその製造方法
US4946799A (en) 1988-07-08 1990-08-07 Texas Instruments, Incorporated Process for making high performance silicon-on-insulator transistor with body node to source node connection
US5115289A (en) 1988-11-21 1992-05-19 Hitachi, Ltd. Semiconductor device and semiconductor memory device
JP3038939B2 (ja) * 1991-02-08 2000-05-08 日産自動車株式会社 半導体装置
US5391506A (en) * 1992-01-31 1995-02-21 Kawasaki Steel Corporation Manufacturing method for semiconductor devices with source/drain formed in substrate projection.
US5266507A (en) 1992-05-18 1993-11-30 Industrial Technology Research Institute Method of fabricating an offset dual gate thin film field effect transistor
DE69405438T2 (de) 1993-03-24 1998-04-02 At & T Corp Verfahren zur Bildung dielektrischer Oxynitridschichten bei der Herstellung integrierter Schaltungen
US5705405A (en) * 1994-09-30 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of making the film transistor with all-around gate electrode
US5607865A (en) 1995-01-27 1997-03-04 Goldstar Electron Co., Ltd. Structure and fabrication method for a thin film transistor
US6411725B1 (en) 1995-07-27 2002-06-25 Digimarc Corporation Watermark enabled video objects
US5814895A (en) 1995-12-22 1998-09-29 Sony Corporation Static random access memory having transistor elements formed on side walls of a trench in a semiconductor substrate
US5858866A (en) 1996-11-22 1999-01-12 International Business Machines Corportation Geometrical control of device corner threshold
US5990509A (en) 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
JP3425853B2 (ja) 1997-08-29 2003-07-14 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
JP3265569B2 (ja) 1998-04-15 2002-03-11 日本電気株式会社 半導体装置及びその製造方法
US6387739B1 (en) 1998-08-07 2002-05-14 International Business Machines Corporation Method and improved SOI body contact structure for transistors
JP3478141B2 (ja) 1998-09-14 2003-12-15 信越半導体株式会社 シリコンウエーハの熱処理方法及びシリコンウエーハ
US6344392B1 (en) 1998-11-16 2002-02-05 Vanguard International Semiconductor Corporation Methods of manufacture of crown or stack capacitor with a monolithic fin structure made with a different oxide etching rate in hydrogen fluoride vapor
US6252284B1 (en) 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
US6380024B1 (en) 2000-02-07 2002-04-30 Taiwan Semiconductor Manufacturing Company Method of fabricating an SRAM cell featuring dual silicide gates and four buried contact regions
US6391782B1 (en) 2000-06-20 2002-05-21 Advanced Micro Devices, Inc. Process for forming multiple active lines and gate-all-around MOSFET
US6342410B1 (en) 2000-07-10 2002-01-29 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with three sided gate structure on semiconductor on insulator
US20020011612A1 (en) 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6391695B1 (en) 2000-08-07 2002-05-21 Advanced Micro Devices, Inc. Double-gate transistor formed in a thermal process
US7163864B1 (en) * 2000-10-18 2007-01-16 International Business Machines Corporation Method of fabricating semiconductor side wall fin
US6345898B1 (en) 2000-12-05 2002-02-12 Atico International Usa, Inc Illuminated pad lock
US6475890B1 (en) 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
US6451656B1 (en) 2001-02-28 2002-09-17 Advanced Micro Devices, Inc. CMOS inverter configured from double gate MOSFET and method of fabricating same
US6521949B2 (en) 2001-05-03 2003-02-18 International Business Machines Corporation SOI transistor with polysilicon seed
US6512266B1 (en) 2001-07-11 2003-01-28 International Business Machines Corporation Method of fabricating SiO2 spacers and annealing caps
US6596599B1 (en) 2001-07-16 2003-07-22 Taiwan Semiconductor Manufacturing Company Gate stack for high performance sub-micron CMOS devices
US6534807B2 (en) 2001-08-13 2003-03-18 International Business Machines Corporation Local interconnect junction on insulator (JOI) structure
US7067416B2 (en) 2001-08-29 2006-06-27 Micron Technology, Inc. Method of forming a conductive contact
US6963103B2 (en) 2001-08-30 2005-11-08 Micron Technology, Inc. SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
KR100431489B1 (ko) * 2001-09-04 2004-05-12 한국과학기술원 플래쉬 메모리 소자 및 제조방법
US6689650B2 (en) 2001-09-27 2004-02-10 International Business Machines Corporation Fin field effect transistor with self-aligned gate
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US6562491B1 (en) * 2001-10-15 2003-05-13 Advanced Micro Devices, Inc. Preparation of composite high-K dielectrics
US6514808B1 (en) 2001-11-30 2003-02-04 Motorola, Inc. Transistor having a high K dielectric and short gate length and method therefor
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6610576B2 (en) * 2001-12-13 2003-08-26 International Business Machines Corporation Method for forming asymmetric dual gate transistor
US6800905B2 (en) * 2001-12-14 2004-10-05 International Business Machines Corporation Implanted asymmetric doped polysilicon gate FinFET
US20030111678A1 (en) 2001-12-14 2003-06-19 Luigi Colombo CVD deposition of M-SION gate dielectrics
US6774437B2 (en) * 2002-01-07 2004-08-10 International Business Machines Corporation Fin-based double poly dynamic threshold CMOS FET with spacer gate and method of fabrication
US6720231B2 (en) * 2002-01-28 2004-04-13 International Business Machines Corporation Fin-type resistors
US6657252B2 (en) 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
US6635909B2 (en) * 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US6617210B1 (en) 2002-05-31 2003-09-09 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US6642090B1 (en) 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6573549B1 (en) 2002-06-21 2003-06-03 Texas Instruments Incorporated Dynamic threshold voltage 6T SRAM cell
US6936869B2 (en) 2002-07-09 2005-08-30 International Rectifier Corporation Heterojunction field effect transistors using silicon-germanium and silicon-carbon alloys
US6605514B1 (en) 2002-07-31 2003-08-12 Advanced Micro Devices, Inc. Planar finFET patterning using amorphous carbon
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6800910B2 (en) 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6833588B2 (en) 2002-10-22 2004-12-21 Advanced Micro Devices, Inc. Semiconductor device having a U-shaped gate structure
US8222680B2 (en) 2002-10-22 2012-07-17 Advanced Micro Devices, Inc. Double and triple gate MOSFET devices and methods for making same
US20040087094A1 (en) * 2002-10-30 2004-05-06 Advanced Micro Devices, Inc. Semiconductor component and method of manufacture
US6611029B1 (en) 2002-11-08 2003-08-26 Advanced Micro Devices, Inc. Double gate semiconductor device having separate gates
US6855990B2 (en) * 2002-11-26 2005-02-15 Taiwan Semiconductor Manufacturing Co., Ltd Strained-channel multiple-gate transistor
US6864519B2 (en) 2002-11-26 2005-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS SRAM cell configured using multiple-gate transistors
US6821834B2 (en) 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
US6686231B1 (en) 2002-12-06 2004-02-03 Advanced Micro Devices, Inc. Damascene gate process with sacrificial oxide in semiconductor devices
US7214991B2 (en) 2002-12-06 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS inverters configured using multiple-gate transistors
US7728360B2 (en) 2002-12-06 2010-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-gate transistor structure
US6720619B1 (en) 2002-12-13 2004-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices
US6794718B2 (en) * 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
US7148526B1 (en) * 2003-01-23 2006-12-12 Advanced Micro Devices, Inc. Germanium MOSFET devices and methods for making same
US7259425B2 (en) * 2003-01-23 2007-08-21 Advanced Micro Devices, Inc. Tri-gate and gate around MOSFET devices and methods for making same
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
US6855606B2 (en) * 2003-02-20 2005-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-rod devices
US7105894B2 (en) * 2003-02-27 2006-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts to semiconductor fin devices
US6787854B1 (en) * 2003-03-12 2004-09-07 Advanced Micro Devices, Inc. Method for forming a fin in a finFET device
US6716690B1 (en) * 2003-03-12 2004-04-06 Advanced Micro Devices, Inc. Uniformly doped source/drain junction in a double-gate MOSFET
US6844238B2 (en) 2003-03-26 2005-01-18 Taiwan Semiconductor Manufacturing Co., Ltd Multiple-gate transistors with improved gate control
US6762448B1 (en) 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
US7074656B2 (en) * 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US6992354B2 (en) 2003-06-25 2006-01-31 International Business Machines Corporation FinFET having suppressed parasitic device characteristics
US7005330B2 (en) 2003-06-27 2006-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for forming the gate electrode in a multiple-gate transistor
US7115947B2 (en) * 2004-03-18 2006-10-03 International Business Machines Corporation Multiple dielectric finfet structure and method
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7452778B2 (en) 2004-06-10 2008-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-wire devices and methods of fabrication

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343679A (ja) * 1992-06-10 1993-12-24 Kawasaki Steel Corp 半導体装置及びその製造方法
JPH1093093A (ja) * 1996-09-18 1998-04-10 Toshiba Corp 半導体装置およびその製造方法
US6255699B1 (en) * 1998-01-20 2001-07-03 International Business Machines Corporation Pillar CMOS structure
US20020153587A1 (en) * 2000-03-16 2002-10-24 International Business Machines Corporation Double planar gated SOI MOSFET structure
US6521502B1 (en) * 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
US20020036290A1 (en) * 2000-09-28 2002-03-28 Kabushiki Kaisha Toshiba Semiconductor device having MIS field effect transistors or three-dimensional structure
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6300182B1 (en) * 2000-12-11 2001-10-09 Advanced Micro Devices, Inc. Field effect transistor having dual gates with asymmetrical doping for reduced threshold voltage
US6475869B1 (en) * 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206303A (zh) * 2015-04-30 2016-12-07 中芯国际集成电路制造(上海)有限公司 N型鳍式场效应晶体管的形成方法

Also Published As

Publication number Publication date
TW200423301A (en) 2004-11-01
US8053839B2 (en) 2011-11-08
US20100176424A1 (en) 2010-07-15
US20040217433A1 (en) 2004-11-04
TWI242841B (en) 2005-11-01
US20060234431A1 (en) 2006-10-19
US8790970B2 (en) 2014-07-29
US20060220133A1 (en) 2006-10-05
US7701008B2 (en) 2010-04-20
CN2726117Y (zh) 2005-09-14
US7074656B2 (en) 2006-07-11
CN1542930A (zh) 2004-11-03
SG151075A1 (en) 2009-04-30

Similar Documents

Publication Publication Date Title
CN1309033C (zh) 具有鳍片结构的半导体元件及其制造方法
CN2751447Y (zh) 多重栅极晶体管
CN100345301C (zh) 整合型晶体管及其制造方法
CN1284245C (zh) 使用多栅极晶体管的互补金属氧化物半导体晶体管反向器
CN1276487C (zh) 具有开凹槽的栅极的fet及其制造方法
CN2704927Y (zh) 可同时具有部分空乏晶体管与完全空乏晶体管的芯片
CN1290203C (zh) 半导体器件的结构及其制造方法
CN1222021C (zh) Mosfet器件系统和方法
US7635632B2 (en) Gate electrode for a semiconductor fin device
US8759916B2 (en) Field effect transistor and a method of forming the transistor
CN1674298A (zh) 场效应晶体管
CN1518772A (zh) 双栅极晶体管及其制造方法
CN1967871A (zh) 半导体装置及其制造方法
CN1716617A (zh) 半导体装置及其制造方法
CN1494742A (zh) 半导体器件及其制造方法
CN101604705B (zh) 四周环绕栅极鳍栅晶体管及其制作方法
CN1695254A (zh) 半导体装置及其制造方法
JP2006060208A (ja) 高性能なサブ０．１マイクロメートルトランジスタ用のソース／ドレイン構造
CN103022039A (zh) Sram单元及其制作方法
CN1499577A (zh) 制造半导体器件的方法
CN1557023A (zh) 用于包覆栅金属氧化物半导体场效应晶体管的方法
JP2781918B2 (ja) Ｍｏｓ型半導体装置の製造方法
CN101814503B (zh) 一种互补栅控pnpn场效应晶体管及其制造方法
CN2722434Y (zh) 使用多栅极晶体管的互补金属氧化物半导体晶体管反向器
CN101807601A (zh) 一种使用SiGe源极的栅控PNPN场效应晶体管及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant