CN1200431C - 半导体存储器件 - Google Patents

Abstract

开关MOSFET插入在读出放大器与互补位线之间：在信号电压被字线从多个被选定的动态存储器单元读出到多对互补位线之后，开关MOSFET的开关控制信号从选择电平被改变到预定的中间电位，由于读出节点根据读出放大器的放大操作而被开通。由放大操作产生的放大信号，响应于列选择信号，通过列选择电路，被传输到输入/输出线，且开关控制信号响应于列选择电路的选择操作而从中间电位电平返回到选择电平。

Description

半导体存储器件

本发明涉及到半导体存储器件，主要是涉及到能够用于包括读出放大器与位线之间的开关MOSFET的动态RAM(随机存取存储器)的技术。

日本专利公开No.64-73596、5-62463和8-106781已经举例说明了动态RAM，它借助于关断共用的选择MOSFET的选定侧以暂时减轻读出放大器上的负载而被用来提高读出放大器的速度。另一方面，在日本专利公开No.4-167293中，公开了此动态RAM。在这种动态RAM中，开关MOSFET被插入在读出放大器的输入/输出节点和互补位线之间，并在每当读出放大器开始放大时，被设定到不选定电平，致使读出放大器与互补位线隔离以开始放大操作。在列选择之后，开关MOSFET的栅电压被设定到中间电位，以执行同时输出一个读出放大器的放大信号到IO线并在位线中恢复另一个放大信号。然后，使开关MOSFET的栅电压回到选择电平，使一个放大信号通过位线重新储存在存储器单元中。

此处，术语“MOS(金属氧化物半导体)FET”包括一般公认的“MIS(金属绝缘体半导体)FET”，且广泛地意味着场效应晶体管。

如在日本专利公开No.64-73596、5-62463和8-106781公开的动态RAM中那样，在读出放大器开始放大之前，共用的选择MOSFET被关断，以便隔离互补位线和读出放大器的读出节点。当共用的选择MOSFET被再次回到开通状态时，即使在完全放大的电平状态下，各个读出节点也被降低到其电平。如我们的研究所澄清的那样，借助于保持在位线的相当高的寄生电容中的来自存储器单元的读出电荷与读出节点中的电荷之间的电荷共用，读出节点的电位下降，致使信号幅度暂时降低。另一方面，如我们的研究所澄清的那样，即使当各个读出节点被列选择操作连接到数据输出线时，借助于保持在数据输出线的寄生电容中的预充电电荷与读出节点中的电荷之间的电荷共用，读出节点的信号幅度也暂时下降。结果，也如我们的研究所澄清的那样，在列选择操作中，为了将读出节点的信号传送到数据输入/输出线，列选择操作必然需要相当长的时间，且这一长时间对高速度造成阻碍。

在日本专利公开No.4-167293中，开关MOSFET的栅被设定到中间电位，以便影响低电平时读出放大器到I/O线的输出操作。与此同时，高电平侧上的位线中的数据重新存储(即重新装载)受到影响。但如本技术领域熟知的那样，存储器单元存储二值信息。如上所述。即使高电平侧上数据的重新存储被单独地加速，如我们的研究所澄清的那样，考虑到在开关MOSFET回到开通态之前不执行低电平侧上的数据重新存储，就整个存储器的存取而言，此效应也是有问题的。另一方面，如我们的研究所澄清的那样，考虑到待要馈至一个开关MOSFET的栅的栅电压，在对位线的恢复操作刚刚开始读出操作之前的短时间内，在不选择电平-选择电平-中间电平-不选择电平之间改变，考虑到若在读出输出足够上升之前没有形成从选择电平到中间电平的转换，则开关MOSFET的提供没有意义，以及考虑到各个元件具有工艺分散性，故此效应涉及到电平的时间控制被复杂化的问题。我们的研究还澄清了，从中间电平到不选择电平的改变增大了对高速重新存储操作的阻碍。

本发明的目的是，提供一种用简单的结构实现稳定的放大操作和高速读出放大器的半导体存储器件。从参照附图进行的描述中，本发明的上述和其它的目的和新颖特点将变得明显。

下面简要地总结一下此处公开的本发明的典型代表。具体地说，开关MOSFET被插入在位于动态RAM中的读出放大器和互补位线之间：在信号电压根据其各自的存储信息被所述字线的选择操作，从多个选定的动态存储器单元读出到多对互补位线之后，所述开关MOSFET的开关控制信号从选择电平改变到中间电位，它对信号电压读出到所述互补位线具有关断状态即有比较高的导通电阻；对各个读出节点被读出放大器的放大操作设定到的一个电平具有比较低的导通电阻的开通状态；以及在其它电平电位下的关断状态；所述放大器被馈以工作电压，以便响应所述开关控制信号的改变而开始放大操作；所述放大操作产生的放大信号，响应列选择信号，通过列选择电路被传输到所述输入/输出线；以及所述开关控制信号，响应所述列选择电路的选择操作，回到选择电平。

用迄今所述的结构，在读出放大器的放大操作中，一个读出节点被连接到位线，致使位线上的寄生电容能够建立高的信号电荷。因此，在列选择操作中，高的读出信号能够被输出到数据输入/输出线，从而影响读出输出操作的高速度。

图1是示意布局图，示出了使用本发明的动态RAM的实施例；

图2是示意布局图，示出了根据本发明的动态RAM中的子阵列及其外围电路的实施例；

图3是根据本发明的动态RAM的简化实施例其读出放大器部分周围从地址输入到数据输出的电路图；

图4是电路图，示出了根据本发明的动态RAM的读出放大器部分的实施例；

图5是电路图，示出了图3的实施例所示的主放大器的实施例；

图6是电路图，示出了根据本发明的动态RAM的输出缓冲器的实施例；

图7是解释根据本发明的动态RAM的读出操作的一个例子的时间图；

图8是解释根据本发明的动态RAM的读出操作的时间图；

图9是解释根据本发明的动态RAM的读出操作的另一个例子的时间图；

图10是电路图，示出了用来产生共用的选择信号的时间发生电路的实施例；

图11是解释根据本发明的动态RAM的读出操作的另一个例子的时间图；

图12是电路图，示出了具有过驱动功能的读出放大器的实施例；

图13是元件布局示意图，示出了用于根据本发明的动态RAM中的读出放大器的实施例；

图14是解释根据本发明的动态RAM的读出操作的另一个例子的时间图；

图15是电路图，示出了根据本发明的动态RAM的另一个实施例的读出放大器部分；以及

图16是用来解释本发明用于同步DRAM时的操作的波形图。

图1是示意布局图，示出了使用本发明的动态RAM的实施例。在图1中，清楚地示出了构成使用本发明的动态RAM的各个电路方框的主要部分，并用制造半导体集成电路的熟知的技术，制作在单晶硅组成的半导体衬底上。

在此实施例中，存储器阵列被一分为4，虽然不特别局限于此。在中心部分14沿半导体芯片10纵向提供有包括地址输入电路、数据输入/输出电路和键合焊点阵列的输入/输出接口电路、包括降压电路的电源电路、等等。在与存储器阵列接触的中心部分14的二侧上，安置有列译码区13。

如上所述，相对于半导体芯片纵向分成左右二部分和上下二部分的4个存储器阵列中的每一个，构成一个存储器组(bank)。在各个存储器阵列中，主行译码器区11相对于纵向提供在上下中心部分。在此主行译码器上方和下方，制作有分别驱动被分成上下二部分的存储器阵列的主字线的主字驱动器区12。

如放大图所示，存储器单元阵列(即子阵列)15被制作成被读出放大器区16和子字驱动器区17围绕。读出放大器区和子字驱动器区在其交叉部分提供了交叉区(或相交区)18。提供在读出放大器区16中的读出放大器，由共用读出方法构成。在读出放大器周围左右二侧上而不是排列在存储器单元阵列二端上的那些侧上，提供有选择性地连接到左或右存储器单元阵列的互补位线的互补位线。

如上所述，相对于半导体芯片的纵向被分成左右4部分的存储器阵列，被排列成二对。在这样排列成对的二个存储器阵列的中心部分，安置有主行译码器区11和主字驱动器12。这些主字驱动器12产生选择信号，用来选择延伸通过一个存储器阵列的主字线。另一方面，如下面将要描述的那样，主字驱动器12配备有平行于主字线延伸的子字选择驱动器，以便产生子字选择线信号。

虽然未示出，但如放大图所示的一个存储器单元阵列(即子阵列)15配备有256个子字线和256对垂直于前者的互补位线(即数据线)，虽然不特别局限于此。作为变通，提供有512个子字线和512对垂直于前者的互补位线。如所示，若一个存储器阵列沿位线方向配备有16个存储器单元阵列(即子阵列)15，则对256构造总共提供大约4K个子字线，而对512构造提供大约8K个子字线。由于沿字线方向提供了8个存储器单元阵列，故对256构造总共提供大约4K个互补位线，而对512构造提供8K个互补位线。由于这8个存储器阵列作为一个整体提供，故整体给定的存储量为8×2K×4K＝64兆位或8×4K×8K＝256兆位。

存储器阵列相对于主字线方向被分成8部分。对这样分成的各个存储器单元阵列15，提供有子字驱动器(即子字线驱动器)17。此子字驱动器17被分成具有八分之一的主字线长度，以便产生用来选择平行于前者延伸的子字线的选择信号。在此实施例中，为了减少主字线的数目，亦即为了加宽主字线的布线间距，沿互补位线方向相对于一个主字线安置了4个子字线，虽然不特别局限于此。子字选择驱动器被安置来选择一个这样沿主字线方向分成8部分并沿互补位线方向每4个指定的子字线。子字选择驱动器产生用来选择4个沿子字驱动器的阵列方向延伸的子字选择线中的一个的选择信号。

如上所述，相对于互补位线方向，一个存储器阵列具有4K位或8K位的存储量。然而，若高达4K或8K的存储器单元被连接到互补位线，则互补位线的寄生电容增大，致使由于对信息存储电容器的电容比率小而无法得到待要读出的信号电平。因此，还相对于互补位线方向分成16部分。具体地说，如粗黑线所示，互补位线被读出放大器16分成16部分。虽然不特别局限于此，读出放大器16由共用读出方法构成，且互补位线被提供在除排列在存储器阵列二端之外的左右读出放大器16上，致使读出放大器16被选择性地连接到左或右互补位线。

为了保持待要被读出到位线的信号量，子阵列可以构造成待要连接的存储器单元的数目设定为256(备用单元除外)，以便使位线的分割数目大于字线(即子字线)的分割数目。在具有大约256兆位的存储量的这种动态RAM中，各个四分之一的存储器阵列具有8K×8K＝64兆位的存储量。结果，位线被分成32部分，而字线被分成16部分，并相应地提供子阵列。

图2是布局示意图，示出了根据本发明的动态RAM中的子阵列及其外围电路的实施例。在图2中，用画斜线的方法来区别具有子阵列SBARY的区域与提供在前者外围中的子字驱动器区域、读出放大器区和相交区域。

子阵列SBARY在256×256构造的例子中被分成下列4类。若字线的延伸方向是水平的，更具体地说，位于右下位置的第一子阵列SBARY被安排具有256个子字线SWL，且互补位线由256对构成。因此，对应于256个子字线SWL的256个子字驱动器SWD被分成128的二半，且被安置在此子阵列的左右二侧上。除了共用的读出放大器结构外，对应于256对互补位线BL提供的256个读出放大器SA，被128交替地安置在子阵列上方和下方。

位于右上位置的第二子阵列SBARY，除了256个正常子字线SWL外，还配备有8个预备的(即备用的)字线，虽然不特别局限于此，且互补位线由256对组成。因此，对应于(256+8)个子字线SWL的264个子字驱动器SWD，被132分隔安置在此子阵列的左右上。与上面相似，128个读出放大器被安置在上方和下方。具体地说，制作在安置于右侧上方和下方的子阵列SBARY中的256对中的128对互补位线，通过共用的开关MOSFET，被共接到插入在其间的读出放大器SA。

如在邻近的右侧子阵列SBARY中那样，位于左下位置的第三子阵列SBARY被构造成具有256个子字线SWL。与上面相似，128个子字驱动器被分隔安置。位于左下和右下位置的子阵列SBARY的256个字线SWL中的128个，被共接到制作在插入其间的区域中的128个子字驱动器SWD。如上所述，位于左下位置的子阵列SBARY，除了256对正常互补位线BL外，还配备有4对预备的(即备用的)位线4RED。因此，对应于260对互补位线BL的260个读出放大器SA，被130分隔安置在此子阵列上方和下方。

如在相邻的右侧子阵列SBARY中那样，位于左上位置的第四子阵列SBARY配备有256个正常子字线SWL和8个备用子字线，且如相邻的下方子阵列那样，除了256对正常互补位线外，还配备有4对备用位线。因此，子字驱动器被132分隔安置在左右二侧上，而读出放大器SA被130分隔安置在上方和下方。

各个主字线MWL沿水平方向如此延伸，以至于其中的一个可以作为范例。另一方面，列选择线YS沿垂直方向如此延伸，以至于其中的一个可以作为范例。子字线SWL平行于主字线MWL排列，而(未示出的)互补位线BL平行于列选择线YS排列。

对于4个子阵列，8个子字选择线FX0B-FX7B像主字线MWL那样延伸通过4组(或8个)子阵列。而且，4个子字选择线FX0B-FX3B和4个子字选择线FX4B-FX7B分隔延伸在上下子阵列上。将一组子字选择线FX0B-FX7B如此分配给二个子阵列并延伸在子阵列上的理由是为了减小存储器芯片尺寸。

具体地说，如在图1的存储器阵列中那样，当8个子字选择线FX0B-FX7B被分配给各个子阵列且制作在读出放大器区域上的布线沟道中时，对于沿短边方向的32个读出放大器，必须有多达8×32＝256个布线沟道。相反，在上述实施例中，借助于将8个子字选择线FX0B-FX7B一般地分配给二个上下子阵列，并平行于主字线和以混合方式将它们安置在子阵列上，能够制作布线线条而无需任何特别的专用区域。

实质上，在子阵列上为8个子字线提供一个主字线，而为了选择8个子字线中的一个，需要子字选择线。由于为8个根据存储器单元的间距而制作的子字线SWL制作一个主字线MWL，故主字线MWL具有宽的布线间距。因此，利用与主字线MWL相同的布线层，借助于稍许牺牲布线间距的宽度来制作主字线MWL之间的子字选择线，可以相当容易地实现。

此实施例的子字驱动器SWD采用了用通过子字选择线FX0B等馈送的选择信号和由前者倒相的选择信号来选择一个子字线SWL的构造。而且，子字驱动器SWD采用了选择排列在其左右侧上的子阵列的子字线SWL的构造。因此，对于共用FX0B的二个子阵列，4个子字选择线被共用，并被馈至多达128×2＝256个子字驱动器。换言之，注意子字选择线FX0B，对于二个子阵列，选择信号必须馈至多达256÷4＝64个子字驱动器SWD。

若第一子字选择线FX0B平行于主字线MWL延伸，则在左上交叉区中提供有第二子字选择线FX0，以便通过用来从第一子字选择线FX0B接收选择信号的子字选择线驱动器FXD将选择信号馈至排列在上下二侧上的64个子字驱动器。此第一子字选择线FX0B平行于主字线MWL和子字线SWL延伸，而第二子字选择线平行于列选择线YS和垂直于第一子字选择线FX0B的互补位线BL延伸在子字驱动器区上。像8个第一子字选择线FX0B-FX7B那样，第二子字选择线FX0-FX7被分成偶数选择线FX0、2、4、6和奇数选择线FX1、3、5、7，并被分隔安置在位于子阵列SBARY左右二侧上的子字驱动器SWD中。

子字选择线驱动器FXD被图2中实心方框所示的二个上下交叉区分隔安置。在左上交叉区中，更具体地说，子字选择线驱动器排列在对应于第一子字选择线FX0B的下侧上；二个子字选择线驱动器FXD位于对应于第一子字选择线FX2B和FX4B的左侧中间的交叉区中；而子字选择线驱动器排列在对应于第一子字选择线FX6B的左下交叉区的上侧上。

在中上交叉区中，子字选择线驱动器排列在对应于第一子字选择线FX1B的下侧上；二个子字选择线驱动器FXD位于对应于第一子字选择线FX3B和FX5B的中心中间的交叉区中；而子字选择线驱动器排列在对应于第一子字选择线FX7B的中下交叉区的上侧上。而且，在右上交叉区中，子字选择线驱动器排列在对应于第一子字选择线FX0B的下侧上；二个子字选择线驱动器FXD位于对应于第一子字选择线FX2B和FX4B的右侧中间的交叉区中；而子字选择线驱动器排列在对应于第一子字选择线FX6B的右下交叉区的上侧上。在这样位于存储器阵列端部的子字驱动器中，其右侧上没有子阵列，致使左侧上的子字线SWL被单独驱动。

用本实施例的结构，其中子字选择线FXB排列在子阵列上的各个主字线MWL的间距间隙之间，可以不要求特别的布线沟道，致使即使每个子阵列安排8个子字选择线，也不加大存储器芯片。然而，随着子字选择线驱动器FXD的制作，交叉区被加大，以致阻碍更高密度的集成。更具体地说，在这些交叉区中，没有面积余地来制作诸如对应于图2中虚线所示的主输入/输出线MIO或本地输入/输出线LIO而提供的开关电路IOSW、用来驱动读出放大器的功率MOSFET、用来驱动共用的开关MOSFET的驱动器、或用来驱动预充电MOSFET的驱动器之类的外围电路。因此，在图3的实施例中，二个上/下子阵列共用子字选择线驱动器FXD，以便防止面积的增大。

在交叉区域中，沿第二偶数子字选择线FX0-FX6的延伸方向A排列的一个，配备有N沟道功率MOSFET Q15(以及N沟道功率MOSFET Q16)和N沟道功率MOSFET Q14，如下面将要描述的那样，Q15用来将内部恒定的电压VDL馈送到读出放大器，Q16用来馈送过驱动的功率电压VDD，Q14用来将电路的地电位VSS馈送到读出放大器。

在交叉区域中，沿第二奇数子字选择线FX1-FX7的延伸方向B排列的一个，配备有用来关断位线预充电和平衡用的MOSFET的倒相电路；以及用来将电路的地电位VSS馈送到读出放大器的N沟道功率MOSFET，虽然不特别局限于此。此N沟道功率MOSFET将地电位馈送到用来放大N沟道功率MOSFET的由读出放大器阵列二侧构成读出放大器的MOSFET的公共源线(CSN)。更具体地说，地电位从位于A侧交叉区中的N沟道功率MOSFET和位于B侧交叉区中的N沟道功率MOSFET二者，被馈送到属于读出放大器区的128个或130个读出放大器。

如上所述，子字线驱动器SWD选择其左右二侧上的子阵列的子字线。另一方面，左右二个读出放大器被激活以对应于被选择的二个子阵列的子字线。更具体地说，当子字线进入被选定状态时，地址选择MOSFET被开通，致使存储电容器的电荷与位线电荷合成。因此，必须执行重新装载以激活读出放大器来恢复起始电荷状态。因此，除了对应于端部子阵列的那些外，各个功率MOSFET被用来激活其二侧上的读出放大器。相反，在位于端部子阵列右侧或左侧上的子字线驱动器SWD中，只有子阵列的子字线被选定，致使功率MOSFET仅仅激活对应于此子阵列的一侧上的读出放大器组。

读出放大器被制作成具有共用的读出构造。在排列于各个读出放大器二侧上的子阵列中，这些读出放大器执行重新装载操作，以便借助于关断从而隔离对应于未被选定的子字线侧上的互补位线的共用开关MOSFET而放大对应于被选定的子字线的互补位线的读出信号，并使存储器单元的存储电容器回到起始电荷状态。在实施例的这种状态下，对应于被选定的子字线的互补位线的各个共用的开关MOSFET，响应读出放大器的放大操作，被降低到中间电位，并在存储器单元的读出信号被放大且通过列选择电路传输到输入/输出线之后，再次回到选择电平。

图3示出了根据本发明的动态RAM其读出放大器部分周围从地址输入到数据输出的一个简化实施例的电路图。在图3中，示出了垂直夹在二个子阵列15之间的读出放大器16以及交叉区18的电路，其它被示于方框形式。另一方面，由虚线所示的电路方框用参考号单独表示。

作为代表，示出了插入在所述一个子阵列15和互补位线BLT和BLB中的一个BLT之间的一个动态存储器单元。此动态存储器单元被构造成包括地址选择MOSFET Qm和存储电容器Cs。此处，位线BLT的字母T表示其上高电平对应于逻辑1的真实侧(true side)，而位线BLB的B字母表示其上低电平对应于逻辑1的条形侧(bar side)。

地址选择MOSFET Qm具有连接于子字线SWL的栅、连接于位线BL的漏、以及连接于存储电容器Cs的源。存储电容器Cs的其它电极被公共馈以电容器板电压VPLT。负的反向偏置电压VBB被施加于MOSFET Qm的衬底(即沟道)。子字线SWL的选择电平被设定为高电压VPP，它被地址选择MOSFET Qm的阈值电压从位线的高电平升高。

当读出放大器以内部降低了的电压VDL工作时，待要被读出放大器放大并馈至位线的高电平，被设定为内部电压VDL的电平。因此，对应于字线的选择电平的高电压VPP是VDL+Vth+α。如图3所示，位于读出放大器左侧上的子阵列的成对的互补位线BLT和BLB被平行安置，且若有需要，则被适当地交叉，以便平衡各个位线的电容。这些互补位线BLT和BLB通过共用的开关MOSFET Q1和Q2，被连接到读出放大器的单元电路的各个输入/输出节点。

读出放大器的单元电路被构造成包括具有交叉连接成锁存器形状的栅和漏的N沟道放大MOSFET Q5和Q6以及P沟道放大MOSFETQ7和Q8。N沟道MOSFET Q5和Q6的源被连接于公共源CSN。P沟道MOSFET Q7和Q8的源被连接于公共源线CSP。功率开关MOSFET被各自连接于公共源线CSN和CSP。虽然不特别局限于此，N沟道放大MOSFET Q5和Q6与之连接的公共源线CSN被位于交叉区18中的N沟道功率开关MOSFET Q14馈以对应于地电位的工作电压。与P沟道放大MOSFET Q7和Q8的源连接的公共源线CSP，配备有位于交叉区18中的N沟道功率MOSFET Q15，用来馈送内部电压VDL。

待要馈送到N沟道功率MOSFET Q14和Q15的栅的读出放大器激活信号SAN和SAP1是相位相同的信号，且信号SAN的选择电平被设定为诸如VDL之类的较低的电位，而信号SAP1采用电源电压VDD(或如有需要，采用对应于字线选择电平的提升了的电压VPP)，以便从MOSFET Q15输出操作电压例如VDL。

读出放大器的单元电路的读出节点即输入/输出节点配备有预充电电路，它构造成包括用来短路互补位线的平衡MOSFET Q11以及用来将预充电电压VBLR的一半馈送到互补位线的开关MOSFET Q9和Q10。这些MOSFET Q9-Q11被共同馈以预充电信号PCB。虽然未示出，用来产生预充电信号PCB的驱动器电路与倒相电路一起被制作在交叉区中，用来提高其下降速度。更具体地说，在存储器存取开始时，在字线选择计时之前，构成预充电电路的MOSFET Q9-Q11通过分散在各个交叉区中的倒相电路，被迅速地开关。

除了图3所示的电路外，如有需要，还在交叉区18中提供有用来在不激活时将读出放大器的公共源线CSP和CSN设定到预充电电压的一半(VDL/2)的半预充电电路、用于本地输入/输出线LIOT和LIOB的半预充电电路、用于共用的选择信号SHR和SHL的分散驱动器电路、等等。

读出放大器的单元电路通过共用的开关MOSFET Q3和Q4，被连接于图下侧上的子阵列15的相似的互补位线BLT和BLB。对于具有本地输入/输出线LIO1T、LIO1B、LIO2T和LIO2B的读出放大器的单元电路的读出节点即输入/输出节点，开关MOSFET Q12和Q13构成一个列转换电路，当选择信号YS被设定为选择电平(即高电平)时，此电路开通。例如，当上侧子阵列的子字线SWL被选定时，读出放大器上侧上的共用的开关MOSFET Q1和Q2保持开通，而下侧上的共用的开关MOSFET Q3和Q4被关断。

结果，读出放大器的输入/输出节点被连接于上侧互补位线BLT和BLB，以便放大与选定的子字线SWL连接的存储器单元的微弱信号，从而通过列转换电路(Q12和Q13)将放大了的信号传输到本地输入/输出线LIO1T和LIO1B。这些本地输入/输出线LIO1T和LIO1B，通过位于交叉区18中的由N沟道MOSFET Q19和Q20组成的开关电路IOSW，被连接到与主放大器61的输入端子连接的主输入/输出线MIOT和MIOB。虽然未示出，利用所谓“模拟栅”，速度可以提得更高，其中平行于MOSFET Q19和Q20，提供了一个P沟道MOSFET。另一方面，利用电源电压VDD取代降低了的电压VPERI作为MOSFET Q19和Q20的栅电压，可以降低导通电阻，从而提高速度。另一方面，虽然未示出，写入放大器的输出端子被连接到主输入/输出线MIOT和MIOB。

虽然不特别局限于此，响应于一个选择信号YS，列转换电路将二对互补位线BL和BLB连接到二对本地输入/输出线LIO1T和LIO1B以及LIO2T和LIO2B。因此，在被一个主字线的选择操作选定的子阵列中，总共4对互补位线被用来对应二侧上的一对读出放大器的二对列转换电路选定，致使借助于选择一个信号YS，能够同时读写4位。

地址信号Ai被馈至地址缓冲器51。此地址缓冲器以时间共用方式工作，以便提取X地址信号和Y地址信号。X地址信号被馈至预译码器52，致使通过主行译码器11和主字驱动器12产生主字线MWL的选择信号。地址缓冲器51从外部端子接收地址信号Ai，致使其以从外部端子馈送的电源电压VDD工作，且预译码器以降低了的电压VPERI工作，而主字驱动器12以提高了的电压VPP工作。列译码器(或驱动器)53响应由地址缓冲器51的时间共用操作馈送的Y地址信号，产生列选择信号YS。

主放大器61以降低了的电压VPERI工作，致使其信号通过以馈自外部端子的电源电压VDD工作的输出缓冲器62，从外部端子Dout(或DQ)输出。从外部端子Din(或DQ)输入的写入信号通过输入缓冲器63提取，并如所示，通过稍后描述的包含在主放大器61中的写入放大器，被馈至主输入/输出线MIOT和MIOB。如下面将要描述的那样，输出缓冲器在其输入部分配备有电平移位电路以及用来与时间信号同步地输出具有移了位的电平的信号的逻辑单元。

虽然不特别局限于此，馈自外部端子的电源电压VDD被设定为2.5V，且馈至内部电路的降低了的电压VPERI和读出放大器的工作电压VDL二者都设定为1.8V。在这种情况下，这些电压虽然在同一电平上，但都由各个功率电路(即降压电路)彼此独立地产生，致使外围电路运行造成的功率噪声可以不影响读出放大器的放大工作。待要用于字线(即子字线或主字线)的选择信号和不选择信号的提高了的电压VPP，被设定为3.5V。位线的预充电电压VBLR被设定0.9V，等于VDL/2，而电容器板电压VPLT也被设定0.9V。而且，衬底电压VBB被设定为-1.0V。

图4是电路图，示出了根据本发明的动态RAM的读出放大器部分的一个实施例。图4的电路基本上与图3所示的电路完全相同。构成读出放大器的单元电路的CMOS锁存电路，被构造成包括制作成锁存器形状的N沟道MOSFET Q5和Q6以及P沟道MOSFET Q7和Q8。这些锁存器形状的N沟道MOSFET Q5和Q6以及P沟道MOSFETQ7和Q8，被连接到与构成位于相应的同一个子阵列的另一个未示出的相似的读出放大器的N沟道MOSFET和P沟道MOSFET的源共接的公共源线CSN和CSP。

工作电压VSSA通过用来接收时间信号SAN的N沟道MOSFETQ14，被馈至公共源线CSN，而工作电压VIDL通过用来接收时间信号SAP1的N沟道MOSFET Q15，被馈至公共源线CSP。在此实施例中，用作读出放大器的一个工作电压的地电位VSSA，被与地电位VSS分隔开的地线馈以从外部端子馈送的地电位，以便不受到来自外围电路之类的噪声的影响。简而言之，馈至读出放大器的地电位VSSA是通过与外围电路或输入/输出电路分隔提供的布线线条，被馈以直接来自外部端子的地电位。

在锁存电路的一对输入/输出节点(即读出节点)SAT和SAB处，提供有预充电电路，它构造成包括用来短路这些输入/输出节点的平衡MOSFET Q12以及用来将一半的预充电电压VBLR传输到读出节点SAT和SAB的预充电MOSFET Q10。另一方面，读出节点SAT和SAB通过具有馈以列选择信号YS的列转换MOSFET Q12和Q13，被连接到本地输入/输出线LIOT和LIOB。而且，共用的开关MOSFET Q1和Q2被提供在位于读出放大器部分左侧上的互补位线BLLT和BLLB之间，且共用的开关MOSFET Q3和Q4被提供在位于右侧上的互补位线BLRT和BLRB之间。

控制信号SHL被馈至共用的开关MOSFET Q1和Q2的栅，而控制信号SHR被馈至共用的开关MOSFET Q3和Q4的栅。如上所述，构造成包括地址选择MOSFET Qm和存储电容器Cs的动态存储器单元，位于读出放大器部分左侧上的互补位线BLLT和BLLB与排列成与前者正交的子字线SWL1、SWL2等之间的各个交叉处。同样，如上所述，构造成包括地址选择MOSFET Qm和存储电容器Cs的动态存储器单元，位于读出放大器部分右侧上的互补位线BLRT和BLRB与排列成与前者正交的子字线SWL3、SWL4等之间的各个交叉处。

图5是电路图，示出了图3实施例所示的主放大器的实施例。此主放大器被构造成包括：具有读出放大器中锁存器形状的N沟道MOSFET Q21和Q22以及P沟道MOSFET Q24和Q25的CMOS锁存电路；以及连接在N沟道MOSFET Q21和Q22的共接的源与电路地电位之间的N沟道MOSFET Q23。如上所述，CMOS锁存电路的输入/输出节点被连接到主输入/输出线MIOT和MIOB。锁存器形状的P沟道MOSFET Q24和Q25的共接的源，被馈以工作电压VPERI。此电压VPERI被设定为与读出放大器的工作电压VDL相同。

虽然不特别局限于此，主输入/输出线MIOT和MIOB与本地输入/输出线LIOT和LIOB一起，被位于这些本地输入/输出线LIOT和LIOB上的未示出的预充电电路预充电到VPERI(VDL)。因此，当输出信号被读出放大器的放大操作读出到本地输入/输出线LIOT和LIOB以及主输入/输出线MIOT和MIOB时，主输入/输出线MIOT和MIOB中的一个就从预充电电位(VPERI＝VDL)改变到降低成低电平侧的电压，且MOSFET Q23被时间信号MAE开通，致使电位差被锁存器形状的N沟道MOSFET Q21和Q22放大。

图6是电路图，示出了根据本发明的动态RAM的输出缓冲器的实施例。在图6中，还示出了电路方框图，示出了动态RAM的整个工作。具体地说，译码器以降低了的电压VPERI工作，以产生具有相应信号幅度的译码信号。主字驱动器以提高了的电压VPP工作。如上所述，存储器阵列输出具有对应于读出放大器的工作电压VDL的信号幅度的读出信号。主放大器以降低了的电压VPERI工作，以产生相应的读出信号MOB。此处，MOB中的字母B表示逻辑“1”处于低电平，而逻辑“0”处于高电平，且被倒相的信号用MOT表示。

在输出缓冲器中，用移位电路LS，主放大器的输出信号MOB将对应于降低了的电压VPERI的信号电平转换(即放大)成对应于外部电源电压VDD的电压电平。这一放大了的信号MOTH被馈至NAND门电路G1的一个输入。另一方面，信号MOTH被倒相电路N1倒相，并被馈至NAND门电路G2的一个输入。这些NAND门电路G1和G2的其它输入被馈以信号电平对应于电源电压VDD的数据输出时间信号DOC。输出MOSFET QP和QN由于为了获得大负载驱动能力而被制作成具有比较大的尺寸，因而具有大的栅电容。为了高速驱动这些输出MOSFET QP和QN，门电路G1和G2的输出信号通过倒相器电路N2-N4被相继传输。

待要馈至输出缓冲器的P沟道输出MOSFET QP的源的电源电压VDD，通过独立的功率端子VDDQ和具有工作电压的功率线馈送，致使P沟道MOSFET QP可以流过相当大的工作电流。同样，待要馈至P沟道输出MOSFET QN的源的地电位，通过独立的接地端子VSSQ和功率线馈送。可以用N沟道输出MOSFET来替代P沟道输出MOSFET QP。然而，为了达到高达电源电压VDD的输出电平，可以将提高了的电压馈送到栅。这一提高了的电压可以利用字线等的提高了的电压VPP，但通常用自举电路来产生。

图7是时间图，用来解释根据本发明的动态RAM的读出操作。对预充电期设定共用的选择信号SHR和SHL，以便选择诸如提高了的电压VPP之类的电平。因此，利用位于读出放大器的读出节点处的预充电电路，位于预充电电路左右二侧上的互补位线BLLT和BLLB被设定为预充电电压VBLR的一半(＝VDL/2)。

在子字线SWL1被选定之前，对应于未被选定的侧上的子阵列的共用选择信号SHR被设定为诸如电路的地电位VSS之类的不选择电平。因此，读出放大器被隔离于右侧上的互补位线，致使由于子字线SWL1的选择操作而在左侧上的互补位线BLLT和BLLB上产生对应于被选定的存储器单元所存储的电荷的微弱电压差。

在产生微弱电压致使读出放大器开始放大操作之前，共用的选择信号SHL被降低到诸如降低了的电压VDL之类的中间电压。然后，读出放大器激活信号SAN和SAP1被提高到高电平，以便开始读出放大器的放大操作。具体地说，由读出放大器激活信号SAN开通功率开关MOSFET Q14，以便将读出放大器的公共源线CSN从预充电电压的一半降低到诸如电路的地电位VSSA之类的电位，并由读出放大器激活信号SAP1开通功率开关MOSFET Q15，以便将读出放大器的公共源线CSP从预充电电压的一半提高到工作电压VDL。

如放大图所示，在这一放大操作中，被选择的侧上的共用选择信号SHL的电位降低到例如VDL这样的低电位，且由于读出节点SAT和SAB之间的电位低达大约0.9V，故开关MOSFET Q1和Q2以相当大的导通电阻连接位线BLLT和BLLB。因此，位线BLLT和BLLB的大的寄生电容不直接连接到读出节点SAT和SAB，致使读出节点SAT和SAB由于读出放大器开始放大而以对应于微弱电位差的方式迅速增大。

具体地说，由于开关MOSFET Q1处于关断状态，对应于读出信号的读出节点SAT在高电平下迅速提高到VDL。另一方面，在对应于低电平读出信号的读出节点SAB中，开关MOSFET Q2的栅与源之间的电位响应于电位的降低而增大，以便加强对位线BLLB的耦合，从而降低位线BLLB的电位。

更具体地说，在读出放大器开始放大时，开关MOSFET Q1被关断，而开关MOSFET Q2以大的电阻被开通，以便增大读出节点与位线BLLT和BLLB之间的耦合。结果，微弱的电位差被读出放大器的放大操作迅速地放大，而低电位侧上的开关MOSFET Q2以对应于放大电压的增大的方式，增强对位线BLLB的耦合，从而促进了位线BLLB的电位的下降。换言之，此时的开关MOSFET Q2用作所谓的“线性放大MOSFET Q2”，它具有接地的栅和源输入，从而降低了位线BLB的电位。

读出放大器利用正反馈回路使微弱电压传输到读出节点SAT和SAB而执行高速操作。因此，若在放大开始时噪声升高从而使电位差相对于读出电乎倒相，则引起错误的读出操作，亦即，被放大了的输出被重新载入存储器单元从而引起错误的存储操作。因此，在读出放大器开始放大时，即使共用的开关MOSFET Q1和MOSFET Q2处于开通状态，由于栅-源电压处于阈值电压附近，对位线的耦合也被增强。因此，微弱的电位差被迅速放大，同时防止来自位线侧的噪声的影响。响应于这一放大，高电平侧上的开关MOSFET Q1被关断，且开关MOSFET Q2的导通电阻响应于放大信号的放大被逐渐降低到低电平侧，致使当放大操作被迅速而稳定地执行时，电位由于增强了对位线的耦合而降低。

于是，读出节点SAB由于通过开关MOSFET Q2与具有比较高的寄生电容的位线BLLB连接而赋予明显高的信号电荷。因此，当读出节点SAB响应于列选择信号YS被连接到本地位线时，由与本地位线的电荷共用读出的信号量能够增大，从而实现快速读出。

图8是时间图，用来解释根据本发明的动态RAM的读出操作。借助于对被选定的侧上的共用开关MOSFET被完全关断的现有技术进行比较，此时间图被用来解释本发明中在中间电位下的读出操作的优越性。

如图8所示，当借助于将共用的选择信号SHL设定为诸如电路的地电位VSSA之类的低电平而激活读出放大器时，读出节点SAT和SAB的电位突然放大其微弱的读出电位差。但当共用的选择信号SHL回到选择电平时，读出节点SAT和SAB被具有相当高的寄生电容的位线BLT和BLB之间的电荷共用移位到位线电位侧，致使其电位差变得小至V2。此时，当列选择信号YS被设定为高电平且连接到读出操作的本地输入/输出线时，待要通过本地输入/输出线传输到主输入/输出线MIOT和MIOB的信号量被延迟达到连接于其中的主放大器的放大操作所需的电压V3。因此，直至达到电压V3之前，列选择信号YS被设定在选择电平，致使必须保持读出节点与本地输入/输出线之间的连接。

相反，如在本发明中，如虚线所示，当被选定的侧上的共用选择信号SHL被降低到中间电位VDL时，即使共用的选择信号SHL回到选择电平，由于低电平侧上的放大了的输出在读出放大器的放大期间被传输到位线BLB，位线BLB的电位也已经下降。结果，读出节点SAT和SAB之间的电位差如V1所示被放大。因此，当为了实现用与本地输入/输出线进行连接的读出操作而将列选择信号YS提高到高电平时，如图8中的虚线所示，能够增大待要通过本地输入/输出线传输到主输入/输出线MIOT和MIOB的信号量，致使能够缩短达到连接于其中的主放大器的放大操作所需的电压V3的时间。据此，主放大器的激活信号MAE可以提前，并能够缩短列选择信号YS的选择周期。

中间电压应该不局限于读出放大器的工作电压VDL。若MOSFETQ1和Q2的阈值电压表示为VT1和VT2，则理想的中间电位可以在VT2＜中间电位＜VT1的范围内。但即使中间电位大于VT1和VT2，只要导通电阻不大到对读出放大器开始放大有重大影响，也不会出现问题。

阈值电压VT1和VT2由下列公式(1)和(2)表示：

$\mathrm{VT}1=\mathrm{VT}10+K\sqrt{|\mathrm{VBB}-\mathrm{VSAT}|}+2\mathrm{\ΦF}-\sqrt{2}\mathrm{\ΦF}...\left(1\right);$ 以及

$\mathrm{VT}2=\mathrm{VT}20+K\sqrt{|\mathrm{VBB}-\mathrm{VSAB}|}+2\mathrm{\ΦF}-\sqrt{2}\mathrm{\ΦF}...\left(2\right).$

此处，VT10是VBB-VSAT＝0时的阈值电压；VT20是VBB-VSAB≈0时的阈值电压；K是衬底效应常数；VSAT是读出节点SAT的电压；VSAB是读出节点SAB的电压；VBB是衬底电压；ΦF是费米能级。

图9是时间图，用来解释根据本发明的动态RAM的读出操作的另一个例子。在此实施例中，当被选定的侧上的共用选择信号SHL被设定为中间电位VDL然后回到诸如电压VPP之类的选择电平时，上升时间tr被延迟到tr1。结果，高电平侧上的位线BTL与读出节点SAT之间的耦合被减弱，以便减小位线BLT的下降。结果，读出节点SAT与SAB之间的电位差可以从V1放大到V5。这使得有可能将读出输出高速地读出到数据输入/输出线。

图10是电路图，示出了用来产生共用的选择信号的时间发生电路的实施例。用SH选择逻辑方框产生了3个时间信号φA、φB和φC。例如，时间信号φB和φC产生在被选定的侧上，而时间信号φA和φC产生在未被选定的侧上。更具体地说，在被选定的侧上，产生时间信号φC、φB和φC来相应地开通输出MOSFET Q27、Q26和Q27，致使SHL(SHR)电位被设定为二值电压VPP-VDL-VPP。在未被选定的侧上，产生时间信号φC、φA和φC来相应地开通输出MOSFETQ27、Q28和Q27，致使SHL(SHR)电位被设定为二值电压VPP-VSS-VPP。

如上所述，当选择电平被设定为VPP电平时，对于由N沟道MOSFET组成的MOSFET Q27的时间信号φC的选择电平被设定为提高了的电压VPP+VT27。对于由P沟道MOSFET组成的MOSFETQ27，时间信号φC的不选择电平为VPP，而选择电平为VSS。

如图9所示，当从中间电压VDL到选择电平VPP的上升要延迟时，MOSFET Q27可以由并联连接的二个MOSFET组成，以便同时开通二个MOSFET从VSS上升到VPP，其中的一个从VDL上升到VPP。作为变通，时间信号φC的上升可以延迟。借助于这样改变MOSFET的尺寸和栅输入电压，有可能改变选择信号电平。

图11是时间图，用来解释根据本发明的动态RAM的读出操作的另一个例子。在此实施例中，读出放大器被过驱动。具体地说，高于工作电压VDL的电压VDD被馈至读出放大器的P沟道MOSFET的公共源线CSP，以便使其上升更陡，从而加快高电平侧上的读出输出的上升。为此，增加时间信号SAP2作为驱动公共源线CSP的时间信号。此时间信号SAP2与时间信号SAN同时被暂时升高到例如VPP电平的高电压，从而使公共源线CSP暂时高于VDL。响应于这一时间信号SAP2向不选择电平的改变，延迟产生时间信号SAP1来将工作电压VDL馈至公共源线CSP。

利用读出放大器的这一过驱动，读出节点SAT与SAB之间的电压差可以增大到高达V4。结果，当共用的选择信号SHL从中间电压VDL回到选择电压VPP时，读出节点SAT的下降可以被过驱动电压补偿，从而加快列选择信号YS对数据输入/输出线的读出操作。

图12是电路图，示出了具有过驱动功能的读出放大器的一个实施例。对于与读出放大器的P沟道MOSFET Q7和Q8的源连接的公共源线CSP，不仅增加了构成过驱动部分的功率开关MOSFET Q15，而且增加了N沟道MOSFET Q16。此MOSFET Q16响应于时间信号SAP2而工作，以便将电源电压VDD馈至公共源线CSP。为了从MOSFET Q16的源输出电源电压VDD，待要馈至栅的时间信号SAP2的选择电平被设定为高达提高了的电压VPP的电压。

为了减轻读出放大操作速度对电源电压VDD的依赖，作为过驱动电压，可以对栅施加提高了的电压VPP来取代从外部端子馈入的电源电压VDD，而漏可以连接到电源电压VDD，致使可以从源利用从电源电压VDD稍许下降了的电压。借助于增加这种过驱动部分，响应于时间信号SAP2，公共源线CSP的电位，即读出放大器的工作电压可以暂时升高到高达VDD的电压。

图13是元件布局示意图，示出了待要用于根据本发明的动态RAM中的读出放大器部分的一个实施例。在此实施例中，用来驱动读出放大器的功率开关MOSFET Q14和Q15沿读出放大器阵列分散安置。换言之，功率开关MOSFET Q14和Q15不如上所述那样安置在一起使截面积很大，而是分散在读出放大器阵列中，以便元件尺寸更小。

在此实施例中，虽然不特别局限于此，对应于16个单元电路，安置二个MOSFET Q14和Q15。下面以左边的单元电路作为例子来进行具体描述。从上侧依次安置：共用的开关MOSFET Q1和Q2；构成预充电电路的MOSFET Q10-Q12；构成列选择电路的开关MOSFETQ12和Q13；构成CMOS锁存电路的P沟道放大MOSFET Q7和Q8；跨越制作功率开关MOSFET Q14和Q15的区域构成CMOS锁存电路的N沟道放大MOSFET Q5和Q6；以及共用的开关MOSFET Q3和Q4。

为了沿读出放大器阵列延长栅，提供了功率开关MOSFET Q14和Q15，以便具有比共用的开关MOSFET更大的沟道宽度，亦即，具有更大的元件尺寸，从而能够在其中流过更大的电流。此时，用来驱动N沟道MOSFET的公共源线CSN的MOSFET Q14，在其栅处被馈以诸如VDL的比较低的电位，致使具有比栅馈以电源电压VDD或提高了的电压VPP的MOSFET Q15更大的尺寸。当用来驱动读出放大器的功率开关MOSFET被这样分散安置时，读出节点和功率开关MOSFET之间的距离可以缩短，以便平衡提供在子阵列中的多个读出放大器的操作时间，并将截面积有效地用于其它电路。

图14是时间图，用来解释根据本发明的动态RAM的读出操作的另一个例子。在此实施例中，示出了对应于共用的开关MOSFET由P沟道MOSFET构成的例子。当共用的开关MOSFET由P沟道MOSFET构成时，选择电平被设定为地电位，例如电路的VSSA，而不选择电平被设定为诸如对应于位线的高电平降低了的电压VDL之类的电压。

因此，在子字线SWL被选定，致使在读出放大器的读出节点SAT和SAB处出现读出电压差之后，待要馈至被选定侧上的共用的开关MOSFET的共用的选择信号SHL，被设定为对应于诸如VDL/2之类的预充电电压VBLR的一半的电位。当读出节点SAT和SAB之间的电位差被读出放大器的放大操作放大时，高电平侧上的位线BLLT上的电位被构造成具有比较低的栅电位，且被连接到高电平侧上的位线BLT的开关MOSFET Q1升高，从而放大了读出节点SAT和SAB之间的电位差。

当这些P沟道MOSFET被用作共用的选择MOSFET以提高其高电平侧上的信号量时，希望将数据输入/输出线的预充电电位设定为地电位侧，并使构成主放大器的CMOS锁存电路由P沟道MOSFET执行放大操作。更具体地说，当采用图5的主放大器时，诸如VDL的工作电压被P沟道MOSFET馈至P沟道MOSFET Q24和Q25的源侧，且电路的地电位被馈至N沟道MOSFET Q21和Q22的源。结果，主放大器能够响应读出放大器的输出信号而工作于极为敏感的区域。

图15是电路图，示出了根据本发明的动态RAM的另一个实施例的读出放大器部分。借助于以对应于读出放大器的方式提供一对互补位线的方法，来示范地说明此实施例。当成对的互补位线BLT和BLB被这样分配给读出放大器时，穿过MOSFET Q1′和Q2′的位线也被插入在位线与读出放大器的读出节点SAT和SAB之间。而且，与前述日本专利公开No.4-167293中的三值电平控制不同，待要馈至这些MOSFET Q1′和Q2′的栅的控制信号BC，以诸如VPP的选择电平与诸如VDL的中间电平之间的二值电压方式改变。

即使提供了这些穿过MOSFET的位线，借助于不像上述专利公开中那样以三值电平，而如上所述以二值来控制此控制信号BC，也能够将读出输出快速地读出到数据输入/输出线IOT和IOB。如上所述，当存储器单元被分成子阵列时，这些数据输入/输出线IOT和IOB对应于本地输入/输出线，并被选择电路连接到配备有主放大器的主输入/输出线。

图16是波形图，用来解释当本发明应用于同步RAM时的操作。图16示范地说明了脉冲串长度BL＝2和CAS等数时间CL＝2的情况。这些BL＝2和CL＝2被设定在模式寄存器中。对于BL＝2，二个列开关被读/写二个相继的周期，而对于CL＝2，在读出命令之后，输出数据被从输出端子DQ输出二个周期。

响应于组激活命令，行系统的地址信号从地址输入端子被提取并译码，以便将子字线SWL设定为诸如VPP的选择电平。结果，在互补位线BLT和BLB上出现微弱的读出信号。由于读出放大器被操作时间信号激活，故互补位线BLT和BLB的微弱的读出信号被放大到诸如VDL之类的高电平和诸如VSS之类的低电平，致使被选定的存储器单元中的子字线SWL被重新装载(即刷新)。然后，如上所述，在读出放大器开始工作时，未示出的被选定的侧上的共用开关MOSFET的栅电压，被暂时设定到中间电压，然后回到选择电平，致使刷新被执行。

在二个周期的组激活命令之后，读出命令被输入，致使未示出的列系统的地址信号被提取，以便提高列选择信号YS1。结果，主输入/输出线MIOT和MIOB在刚刚列选择之前被预充电到VDL电平，并被信号MAE激活的主放大器放大，从而产生输出信号MO。如上所述，主放大器的这一输出信号MO是对应于降低了的电压VPER1的低幅度信号，并且其电平在输出缓冲器的输入部分处被向VDD电平移位，致使与输出时间信号DOC同步地被输出。对于BL＝2，Y系统的地址与读出命令的下一个时钟CLK同步地被转换，致使相应地产生主放大器的输出信号MO。

从组激活命令到决定第一输出信号DQ的存取时间是tRACeq；从读出命令到决定输出信号DQ的存取时间是tAAeq；而从时钟信号CLK到决定输出信号DQ的存取时间是tAC。根据本发明，对主放大器的必须的读出信号量在Y选择操作时被迅速达到，致使可以缩短存取时间tAC。而且，借助于用大幅度信号进行控制，可以增大流向待要驱动的MOSFET的电流，以减小信号延迟，从而有助于提高速度。结果，可以相应地缩短时钟信号CLK的周期，以提高同步RAM的速度。

从上述各个实施例可以得到下列效果。它们是：

(1)开关MOSFET被插入在位于动态RAM中的读出放大器与互补位线之间：在信号电压根据其各自的存储信息被所述字线的选择操作从多个被选定的动态存储器单元读出到多对互补位线之后，所述开关MOSFET的开关控制信号从选择电平被改变到中间电位，对于读出到所述互补位线的信号电压，具有关断状态或相当高的导通电阻；对于读出节点被读出放大器的放大器操作设定到一个电平的电位，具有比较低的电阻的开通状态；而在其它电平的电位下具有关断状态；所述读出放大器被馈以工作电压，以便响应于所述开关控制信号的改变而开始放大操作；由所述放大操作产生的放大信号，响应于列选择信号，通过列选择电路，被传输到所述输入/输出线；且所述开关信号响应于所述列选择电路的选择操作而返回到选择电平。结果，提供了可以稳定而迅速地执行微弱信号的读出放大操作，从而将放大了的信号高速地输出到数据输入/输出线的效果。

(2)在所述读出节点处，还提供了用来对所述互补位线进行预充电的预充电电路；且当所述字线处于未被选定的状态时，所述开关控制信号被设定为选择电平，致使互补位线通过所述开关MOSFET，被位于读出节点处的预充电电路预充电。结果，能够稳定而快速地执行微弱信号的读出放大操作，且被放大了的信号能够快速地输出到数据输入/输出线。同时，可以在读出节点与互补位线之间共用预充电电路，从而提供了能够简化电路的效果。

(3)互补位线被安置在所述读出节点的左右；所述开关MOSFET与排列在左右的所述互补位线的选择开关MOSFET一起使用；而对应于未被选定的互补位线的开关MOSFET的开关控制信号，在所述字线被选定之前，被设定为不选择电平。利用这种共用的读出结构，能够稳定而快速地执行微弱信号的读出放大操作，并能够将放大了的信号快速地输出到数据输入/输出线，从而提供了能够简化电路的效果。

(4)响应于所述列选择电路的选择操作，所述开关控制信号从所述中间电位平稳地改变到选择电平。结果，能够放大其它电平侧上的信号电压，从而提供了可以稳定而迅速地执行微弱信号的读出放大操作，以便将放大了的信号更快速地输出到数据输入/输出线的效果。

(5)包括具有被连接的输入/输出端子的CMOS锁存电路的主放大器，被连接到所述数据输入/输出线；所述数据输入/输出线被预充电到极性与所述读出节点的一个电平相反的其它电平；且所述主放大器当进入操作状态时，对所述CMOS锁存电路馈以对应于此其它电位的工作电压。结果，提供了由CMOS锁存电路构成的主放大器能够以高灵敏度工作的效果。

(6)所述字线包括主字线和一般分配给所述主字线的多个子字线；所述动态存储器单元的地址选择MOSFET的栅，被连接到所述子字线；所述子字线中的一个被接收所述主字线的信号和所述子字选择线的信号的子字驱动器选定；所述子字驱动器产生位于除存储器单元阵列端部外的左右二侧上的子字线的选择信号；且所述读出放大器从位于除存储器单元阵列端部外的左右二侧上的互补位线，读出此放大了的信号。结果，提供了能够实现大存储量的动态RAM，以便稳定微弱信号的读出放大操作并将放大了的信号高速输出到数据输入/输出线的效果。

(7)待要馈至所述读出放大器的工作电压是从外部端子馈入的电源电压降低了的电压；所述字线的选择电平和所述开关MOSFET的选择电平是从所述电源电压升高了的电压；而所述中间电位使用对应于所述读出放大器的工作电压的降低了的电压。结果，提供了能够稳定和加快微弱信号的读出放大操作而无需增加任何特别的内部功率电路，从而将放大了的信号高速输出到数据输入/输出线的效果。

虽然结合其实施例已经具体地描述了本发明，但本发明应该不局限于这些实施例，而是当然能够以各种各样的方式加以修正而不超越其要旨。例如，如不采用子字驱动器的字分路结构所示范的那样，在图1或2所示的动态RAM中，存储器阵列、子阵列以及子字驱动器的构造可以有各种各样的修正。用来对读出放大器施加工作电压VDL的功率开关MOSFET Q15可以用P沟道MOSFET来示范说明。

其实，读出放大器的工作电压可以采用馈自外部端子的电源电压。此时的中间电压可以采用预充电电压的一半，或可以采用其特别产生的电压。除了使用CMOS锁存电路外，主放大器还可以采用差分放大器。本发明能够被广泛地用于诸如待要封装在微计算机之类的数字集成电路上的半导体存储器件之类的采用动态存储器单元的半导体存储器件中。

下面简要地描述一下用此处公开的本发明的典型代表得到的效果。具体地说，开关MOSFET被插入在位于动态RAM中的读出放大器与互补位线之间：在信号电压根据其各自的存储信息被所述字线的选择操作从多个被选定的动态存储器单元读出到多对互补位线之后，所述开关MOSFET的开关控制信号从选择电平被改变到中间电位，对于读出到所述互补位线的信号电压，具有关断状态或相当高的导通电阻；对于读出节点被读出放大器的放大器操作设定到一个电平的电位，具有比较低的导通电阻的开通状态；而在其它电平的电位下具有关断状态；所述读出放大器被馈以工作电压，以便响应于所述开关控制信号的改变而开始放大操作；由所述放大操作产生的放大信号，响应于列选择信号，通过列选择电路，被传输到所述输入/输出线；且所述开关信号响应于所述列选择电路的选择操作而返回到选择电平。结果，可以稳定而迅速地执行微弱信号的读出放大操作，并能够将放大了的信号高速地输出到数据输入/输出线。

Claims (16)

1.一种半导体存储器件，它包含：

其上分别连接有多个动态存储器单元的地址选择端子的多个字线；

其上分别连接有多个动态存储器单元的多对互补位线；

被列选择信号控制的列选择电路；

输出控制信号的电路，所述控制信号可以被选择性地设定为选择电平、不选择电平和中间电平三者中的一个电平，在信号电压被所述字线的选择操作根据其各自存储的信息从动态存储器单元读出到多对互补位线之后，所述电路将所述控制信号从选择电平改变到中间电平，并且所述电路响应于所述列选择电路的选择操作，将所述控制信号从中间电平改变到选择电平，

插入在所述多对互补位线和多对读出节点之间，用来在其栅处接收控制信号的多对传输MOSFET，在信号从存储器单元被读出到所述互补位线时，所述传输MOSFET具有关断状态或比较高的导通电阻，在读出节点的信号被读出放大器的放大操作放大时，所述传输MOSFET中的一个具有开通状态或比较低的电阻，而另一个具有关断状态或比较高的导通电阻；

多个读出放大器，所述读出放大器被馈以工作电压，以便响应于所述控制信号到中间电平的改变而开始放大操作，所述读出放大器具有连接到所述多对读出节点且适合于响应操作时间信号而被馈以工作电压的分立的输入/输出端子；以及

其上通过被所述列选择信号控制开关的所述列选择电路连接有所述读出节点的数据输出线，

其中所述放大操作产生的放大信号，响应于列选择信号，通过列选择电路，被传输到所述输入/输出线。

2.根据权利要求1的半导体存储器件，

其中还提供了用来对所述互补位线进行预充电且连接到所述读出节点的预充电电路，

其中当所述字线处于未被选定的状态时，所述控制信号被设定为选择电平，致使互补位线通过所述传输MOSFET，被位于读出节点处的预充电电路预充电。

3.根据权利要求1或2的半导体存储器件，

其中互补位线被安置在所述读出节点周围的左右二侧上，

其中所述传输MOSFET与排列在左右的所述互补位线的选择开关MOSFET一起使用，且

其中对应于未被选定的互补位线的传输MOSFET的开关控制信号，在所述字线被选定之前，被设定为不选择电平。

4.根据权利要求3的半导体存储器件，

其中响应于所述列选择电路的选择操作，所述控制信号在平稳的改变中，从所述中间电平回到选择电平，而不是从选择电平到中间电平。

5.根据权利要求3的半导体存储器件，

其中包括具有被连接的输入/输出端子的CMOS锁存电路的主放大器，被连接到所述数据输出线，

其中所述数据输出线被预充电到极性与所述读出节点的一个电平极性相反的另一电平，且

其中所述主放大器当进入操作状态时，对所述CMOS锁存电路馈以对应于此另一电位的工作电压。

6.根据权利要求3的半导体存储器件，

其中所述字线包括主字线和共用地分配给所述主字线的多个子字线，

其中所述动态存储器单元的地址选择MOSFET的栅，被连接到所述子字线，

其中所述子字线中的一个被接收所述主字线的信号和所述子字选择线的信号的子字驱动器选定，

其中所述子字驱动器产生位于除存储器单元阵列端部外的左右二侧上的子字线的选择信号，且

其中所述读出放大器从位于除存储器单元阵列端部外的左右二侧上的互补位线，读出被放大了的信号。

7.根据权利要求3的半导体存储器件，

其中待要馈至所述读出放大器的工作电压，是从外部端子馈入的电源电压降低了的电压，

其中所述字线的选择电平和所述传输MOSFET的选择电平，是从所述电源电压升高了的电压；且

其中所述中间电平使用对应于所述读出放大器的工作电压的降低了的电压。

8.一种半导体存储器件，它包含：

多个字线；

一对互补位线；

多个各自连接到所述多个字线的存储器单元；

用来对存储器单元被选定时出现在所述一对互补位线上的读出信号进行放大的读出放大器；

插入在所述读出放大器的一对读出节点与所述一对互补位线之间的，在其栅处接收控制信号的一对MOSFET；以及

输出控制信号的电路，所述控制信号具有选择电平、不选择电平和中间电平，在所述读出信号出现在所述一对互补位线上之后，所述电路将所述控制信号从所述选择电平改变到中间电平，且在所述读出放大器开始工作之后，所述电路将所述控制信号从所述中间电平改回到所述选择电平。

9.根据权利要求8的半导体存储器件，

其中在其栅处接收所述中间电平的控制信号的所述成对的MOSFET被采用，使之在所述读出信号出现在所述成对的互补位线上的状态下，具有关断状态即比较高的导通电阻，且在所述一对读出节点的信号被读出放大器的操作放大的状态下，所述成对的MOSFET中的一个MOSFET具有开通状态即比较低的导通电阻，而另一个MOSFET具有关断状态即比较高的导通电阻。

10.根据权利要求9的半导体存储器件，

其中在其栅处接收所述选择电平的控制信号的所述成对的MOSFET被开通，而

其中在其栅处接收所述不选择电平的控制信号的所述成对的MOSFET被关断。

11.一种半导体存储器件，它包含：

包括多个第一字线、一对与所述多个第一字线相交的互补位线、和多个存储器单元的第一存储器阵列；

包括多个第二字线、一对与所述多个第二字线相交的互补位线、和多个存储器单元的第二存储器阵列；

在所述第一存储器阵列与所述第二存储器阵列之间共用的，用来对存储器单元被选定时出现在一对相应的互补位线上的读出信号进行放大的读出放大器；以及

各自插入在所述第一存储器阵列侧上的所述读出放大器的一对读出节点与成对的互补位线之间，以及所述第二存储器阵列侧上的所述成对的读出节点与成对的互补位线之间的MOSFET对，

控制各个MOSFET对的栅电压的电路，该电路使该栅电压选择性地设定为选择电平、不选择电平、它们的中间电平三者中的一个电平，

当所述第一存储器阵列的存储器单元被选定时，所述第二存储器阵列侧上的MOSFET对的栅电压被设定为不选择电平，当所述第二存储器阵列的存储器单元被选定时，所述第一存储器阵列侧上的MOSFET对的栅电压被设定为不选择电平，在所述读出信号出现在所述一对互补位线上之后，对应的MOSFET对的栅电压从所述选择电平改变到所述中间电平，且在所述读出放大器开始工作之后，对应的MOSFET对的栅电压从所述中间电平回到所述选择电平。

12.根据权利要求11的半导体存储器件，

其中接收所述中间电平的栅电压的所述MOSFET对被采用，使之在所述读出信号出现在所述成对的互补位线上的状态下，具有关断状态即比较高的导通电阻，且在所述一对读出节点的信号被读出放大器的操作放大的状态下，所述MOSFET对中的一个MOSFET具有开通状态即比较低的电阻，而另一个MOSFET具有关断状态即比较高的导通电阻。

13.根据权利要求12的半导体存储器件，

其中接收所述选择电平的栅电压的所述传输MOSFET对被开通，而

其中接收所述不选择电平的栅电压的所述传输MOSFET对被关断。

14.一种半导体存储器件，它包含：

多个字线；

一对互补位线；

多个各自连接到所述多个字线的动态存储器单元；

用来对存储器单元被选定时出现在所述一对互补位线上的读出信号进行放大的读出放大器；

插入在所述读出放大器的一对读出节点与所述一对互补位线之间的，在其栅处接收控制信号的一对MOSFET；以及

控制控制信号的电路，所述电路使所述控制信号选择性地设定为选择电平、不选择电平和中间电平三者中的一个电平，在所述读出信号出现在所述一对互补位线上之后，所述电路将所述控制信号从所述选择电平改变到中间电平，在所述读出放大器开始工作之后，所述电路将所述控制信号从所述中间电平改变到所述选择电平，且

其中在所述选择电平下，所述成对的MOSFET被开通；在所述不选择电平下，所述成对的MOSFET被关断；而在所述中间电平下，所述MOSFET对被采用，使之在所述读出信号出现在所述成对的互补位线上的状态下，具有关断状态即比较高的导通电阻，且在所述一对读出节点的信号被读出放大器的操作放大的状态下，所述MOSFET对中的一个MOSFET具有开通状态即比较低的导通电阻，而另一个MOSFET具有关断状态即比较高的导通电阻。

15.根据权利要求14的半导体存储器件，

其中所述读出放大器包括用来将高电平和低电平的信号输出到所述一对读出节点的CMOS锁存电路，

其中所述一个适合具有所述开通状态即所述比较低的导通电阻的MOSFET，接收所述低电平的信号，且

其中所述另一个适合具有所述关断状态即所述比较高的导通电阻的MOSFET，接收所述高电平的信号。

16.根据权利要求15的半导体存储器件，

其中所述MOSFET对是N沟道型的，

其中所述选择电平是所述字线的选择电平，

其中所述不选择电平是所述CMOS锁存电路的输出信号的低电平，且

其中所述中间电平是所述CMOS锁存电路的输出信号的高电平。

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