CN1129910C - 基准电位发生装置和备有该装置的半导体存贮装置 - Google Patents

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Abstract

一种能正确判断数据并输出之的半导体存贮装置，它含有基准电位发生装置。该基准电位发生装置备有：2根信号线21、22；为给这两根信号线加电位而提供电荷的电荷供给装置23；连接于电荷供给装置和两信号线之间、通过第一控制信号分别提供电荷的第一连接装置24a、24b；连接于两信号线之间、通过第二控制信号将取决于供给的电荷量和各信号线的负载电容的电位平均后断开两信号线的第二连接装置25。

Description

基准电位发生装置和备有该 装置的半导体存贮装置
本发明涉及用于电子电路的基准电位发生装置及备有它的半导体存贮装置。
电子电路，特别是在数字电路中，必须要有判定处理信号是“1”还是“0”的电路，构成其判定的基准是基准电位。例如，在半导体存贮装置中，必须正确判定从存贮单元读出的数据是“1”还是“0”。近来采用的方法是：在和读出数据的位线结成对的位线上加一基准电位，然后将该基准电位与读出的数据进行比较，以判定读出的数据为“1”还是为“0”。可是，在新型的半导体存贮装置中，由于高密度化及高集成化，所以构成存贮单元的晶体管及存贮单元电容器的尺寸做得越来越小。这样，积蓄的电荷量小，则读出数据“1”与“0”时的电位差也小。因此，为了确保半导体存贮装置输出数据的可靠性，要求有高精度的基准电位。
又，在半导体存贮装置中，电荷存贮在半导体存贮装置内所形成的存贮单元电容器中，主要使用根据该电荷的有无存贮数据的动态随机存取存贮器(DRAM)。在这种存贮单元电容器中，已往将硅氧化膜用于该电容绝缘膜。近来，将强电介质膜用于这种电容绝缘膜，想要设计出实现存贮数据的非易失性的半导体存贮装置。
下面，对已有技术的基准电位发生装置及备有该发生装置的半导体存贮装置进行说明。
图27为已有技术的半导体存贮器的电路构成图，图28为表示该电路的动作时序图，图29表示该存贮单元电容器的强电介质膜的滞后特性图，图30表示其基准单元电容器的强电介质膜的滞后特性图。
如图27中所示，位线3，4连接于读出放大器7，在该位线3，4上分别接有存贮单元8a、8b、8c、8d、8e和基准单元9、10。存贮单元8a由MOS晶体管11和存贮单元电容器13构成。MOS晶体管11的栅极连接于字线1，其漏极连接于位线3，其源极连接于存贮单元电容器13的第一电极。存贮单元电容器13的第二电极连接于单元板极5(セルプレ-卜电极5)。
同样，基准单元9由MOS晶体管12和基准单元电容器14构成。MOS晶体管12的栅极、漏极、源极分别连接于基准字线2、位线4、基准单元电容器14的第一电极。基准单元电容器14的第二电极连接于基准单元板极6。
在这种半导体存贮装置中，用基准单元9、10产生基准电位，基准单元9、10的基准电位分别供给位线4、3。此时，希望位线3、4的基准电位没有电位差。为了没有这种电位差，基准单元电容器14的面积和电容绝缘膜的厚度必须按规定制造，制造过程中要付以极严格的条件。
下面，参照图28～30说明已有半导体存贮装置的工作。在图29及图30中，横轴表示加给存贮单元电容器13的电场，纵轴表示此时的电荷量。如图29及图30所示，即使电场为零时，也会像点B、E、K、H那样留有剩余极化。因此，可利用电源切断后留于强电介质电容器中的该剩余电极化作为不挥发性(非易失性)数据，构成不挥发性半导体存贮装置。又，存贮单元电容器13在存贮单元8a的数据为“1”时具有点B的状态，而存贮单元8a的数据为“0”时具有点E的状态。基准单元电容器14的初始状态为点K状态。
下面，说明存贮单元8a的数据读出。
首先，作为初始状态，分别设位线3、4，字线1，基准字线2，单元板极5，基准单元板极6为逻辑电压“L”(低电压)。其后，把位线3，4置于为浮置状态。
接着分别使字线1，基准字线2，单元板极5，基准单元板极6为逻辑电压“H”(高电压)。此时，由于MOS晶体管11、12成为开关接通状态，所以电场加在存贮单元电容器13及基准单元电容器14。然后存贮单元8a的数据为“1”时，存贮单元电容器13的状态从图29所示点B状态移向点D状态，则在位线3上读出电荷Q1。
另一方面，当存贮单元8a的数据为“0”时，则存贮单元电容器13的状态从点E状态移向点D状态，位线3上读出电荷Q0。然后，用读出放大器7将读出存贮单元8a的数据的位线3的电位与读出基准单元9的数据的位线4的电位的电位差放大，于是读出存贮单元8a的数据。
从存贮单元8a读出数据“1”后，由于位线3及单元板极5为逻辑电压“H”，所以电场不再加给存贮单元电容器13。因此，存贮单元电容器13的状态成为点E状态。此后，为了使存贮单元电容器13的数据状态回到点B状态，则将单元板极电极5的逻辑电压设置为“L”。然后，使存贮单元电容器13的状态一旦达点A之后，使字线1为逻辑电压“L”。一旦字线1为逻辑电压“L”，由于加给存贮单元电容器13的电场消失，所以回复到点B状态。
同样，读出存贮单元8a的数据“0”之后，由于位线3为逻辑电压“L”，单元板极5为逻辑电压“H”，所以存贮单元电容器13的状态具有点D状态。此后，一旦单元板极5的逻辑电压为“L”，由于加给存贮单元电容器13的电场消失，所以构成点E状态。此后，虽然字线1为逻辑电压“L”，可是由于电场不再加给存贮单元电容器13的状态不再改变，所以存贮单元电容器13的状态仍为点E状态。
另一方面，对于基准单元9，当存贮单元8a的数据为“1”时，位线4成为逻辑电压“L”，由于单元板极6为逻辑电压“H”，则基准单元电容器14的状态具有图30所示点J的状态。此后，一旦基准字线2为逻辑电压“L”，同时基准单元板极6的逻辑电压为“L”时，由于电场不加给基准单元电容器14的状态不再变化，所以基准单元电容器14的状态回复到点K状态。
同样，当存贮单元8a的数据为零时，由于位线4及单元板极6为逻辑电压“H”，所以基准单元电容器14的状态具有点K状态。此后，一旦基准位线2为逻辑电压“L”，同时基准单元板极6的逻辑电压为“L”时，由于电场不加给基准单元电容器14的状态不再改变，所以基准单元电容器14的状态为点K状态。
但是，在上述半导体存贮装置中，由于产生基准电位的基准单元9是由一个MOS晶体管12和一个基准单元电容器14构成，所以存在强电介质电容器的面积及电容绝缘膜的厚度等尺寸上的误差使基准电位产生变化的问题。
又，在制造后的初始状态中，基准单元电容器，由于不限于仅构成点K状态，如初始状态为点H状态时，则存在第一次读出时有误动作问题。
又，用读出放大器7放大位线3上读出的电荷后，由于基准字线2和基准单元板极6同时为逻辑电压“L”，当基准字线2的寄生电容大且基准字线2的下降比基准单元板极6的下降慢时，存贮单元8a的数据为“0”时，则位线4为逻辑电压“H”而基准单元板极6交为逻辑电压“L”。此时，基准单元电容器14的状态成为点G。其后，如果基准单元板极6变成逻辑电压“L”，则基准单元电容器14的状态变成图30的点H。因此，基准单元电容器14的状态，由于具有初始状态的点K状态，所以下次从存贮单元读出时存在产生误动作的问题。
又，在字线1、基准字线2、单元板极5及基准板极6上同时具有上升沿和下降沿，所以存在驱动它们时电力消耗过于集中的问题。
本发明的目的在于提供一种产生正确基准电位的基准电位发生装置。本发明的进一步目的在于提供内设上述基准电位发生装置且通常能输出正确数据的半导体存贮装置。
本发明的基准电位发生装置，它由：两根信号线，产生供给两根信号线电荷的电荷供给装置，连接于各信号线和电荷供给装置之间并具有开关功能的第一连接装置，和连接在两信号线之间并具有开关功能的第二连接装置构成。
本发明的半导体存贮装置，它备有：存贮单元；用于从存贮单元读出数据的第一位线及第二位线；由产生基准电位的第三位线和第四位线，给第三位线和第四位线提供电荷的电荷供给装置，分别连接于电荷供给装置和第三位线之间、及连接于电荷供给装置和第四位线之间、并具有开关功能的第一连接装置，和连接于第三位线和第四位线之间、并具有开关功能的第二连接装置，构成的基准电位发生装置；读出放大器，它使用第一位线及第二位线作为输入输出线。
本发明的另一半导体存贮装置，它备有：存贮单元；从存贮单元读出数据的第一位线；由：产生基准电位的第二位线及第三位线，将电荷供给第二位线及第三位线的电荷供给装置，分别连接在电荷供给装置和第二位线之间、及电荷供给装置和第三位线之间、并具有开关功能的第一连接装置，和连接在第二位线和第三位线之间、并具有开关功能的第二连接装置，构成的基准电位发生装置；和读出放大器，它使用第一位线及第二位线作为输入输出线。
本发明的再一半导体存贮装置，它备有：第一存贮单元；从第一存贮单元读出数据的第一位线；产生基准电位的第二位线及第三位线；第二存贮单元；从第二存贮单元读出数据的第四位线；由：将电荷供给第二位线及第三位线的第一电荷供给装置，分别连接在第一电荷供给装置和第二位线之间、及第一电荷供给装置和第三位线之间、并具有开关功能的第一连接装置，和连接在第二位线和第三位线之间、并具有开关功能的第二连接装置，构成的第一基准电位发生装置；第一读出放大器，它使用第一位线和第二位线作为输入输出线；和第二读出放大器，它使用第三位线和第四位线作为输入输出线。
本发明的又一半导体存贮装置，它备有：存贮单元；从存贮单元读出数据的第一位线及第二位线；由：将电荷供给第一位线及第二位线的电荷供给装置，分别连接于电荷供给装置和第一位线之间、及电荷供给装置和第二位线之间且具有开关功能的第一连接装置，连接于第一位线和第二位线间且具有开关功能的第二连接装置，构成的基准电位发生装置；和读出放大器，它使用第一位线及第二位线作为输入输出线。
该基准电位发生装置具有通常产生正确稳定的基准电位的功能。再有，备有这种基准电位发生装置的半导体存贮装置，由于用读出放大器对将从存贮单元读出的电位与正确的基准电位的电位差进行放大，所以能够读出正确的数据。
下面结合附图所示实施例详细说明本发明。
图1为本发明第一实施例的基准电位发生装置的电路框图；
图2为本发明第二实施例半导体存贮装置的电路框图；
图3为本发明第三实施例半导体存贮装置的电路框图；
图4为本发明第四实施例半导体存贮装置的电路结构图，图5为其动作的时序图；
图6为本发明第五实施例半导体存贮装置的电路结构图，图7为其动作的时序图；
图8为本发明第六实施例半导体存贮装置的电路结构图，图9为其动作的时序图；
图10为本发明第七实施例半导体存贮装置的电路结构图，图11为其动作的时序图；
图12为本发明第八实施例半导体存贮装置的电路结构图，图13为其动作的时序图；
图14为本发明第九实施例半导体存贮装置的电路结构图，图15为其动作的时序图；
图16为本发明第十实施例半导体存贮装置的电路结构图，图17为其动作的时序图；
图18为本发明第十一实施例半导体存贮装置的电路结构图，图19是其动作时序图；
图20为本发明第十二实施例半导体存贮装置的电路结构图，图21是其动作时序图；
图22为本发明第十三实施例半导体存贮装置的电路结构图，图23是其动作时序图；
图24为本发明第15实施例半导体存贮装置的电路结构图，图25是其动作时序图；
图26为本发明第16实施例半导体存贮装置的电路结构图；
图27为已有技术的半导体存贮装置的电路结构图，图28为其动作时序图，图29表示其存贮单元电容器的强电介质的滞后特性图，图30表示其基准单元电容器的强电介质的滞后特性图。
实施例1
关于图1所示基准电位发生装置的说明。
该基准电位发生装置由：信号线21、22；电荷供给电路23；连接于它们之间的第一开关电路24a、24b；连接于信号线21与信号线22之间的第二开关电路25，构成。
首先电荷供给电路23通过第一开关电路24a、24b将电荷分别加给信号线21和22。之后，切断第一开关电路24a、24b。在这一阶段中，如果信号线21和信号线22的浮置电容及电阻值等相等且电荷供给电路23供给相同的电荷量，则在信号信21及22上产生相同的电位。但是，如果浮置电容、电阻等不等时，即使供给相同的电荷量，信号线之间电位也不同。在这种情况下，本实施例中接通第二开关电路25使信号线21和22电气短路，使两者的电位相等。
又，在浮游电容、电阻等相等的信号线21及22上，当电荷供给电路23分别供给其不同的电荷量时，则在各信号线21、22上产生与该电荷量成比例的电位。在本实施例中通过接通第二开关电路25将这些电位平均，这样在两信号线上产生恰好为两者的中间电位。因此，将该平均电位用作基准电位时，由于该基准电位为接通开关电路25之前的两信号线21、22的电位的中间值，所以最容易构成基准电位。
实施例2
关于备有实施例1所示基准电位发生装置的半导体存贮装置的说明。
该半导体存贮装置由：位线31、32、33、34；连接于位线31的存贮单元30a、30b、30c；电荷供给电路35a、35b；连接电荷供给电路35a和位线33的开关元件36a；连接电荷供给电路35b和位线34的开关元件36b；连接位线33和位线34的开关元件37；和对位线31与位线32之间的电位差进行放大的读出放大器38组成。
又，由位线33、34，电荷供给电路35a、35b，开关元件36a、36b、37构成的部分就是对应于实施例1的基准电位发生装置的基准电位发生装置。
下面，作为已将数据写入存贮单元30a、30b、30c来说明该存贮装置的动作。
首先，先将各位线31、32、33、34预充电到譬如接地电位的一定电位。然后，使开关元件36a、36b处于接通状态，电荷供给电路35a、35b将电荷分别供给位线33及位线34。其结果是，位线33及位线34的电位分别取决于所供给的电荷量和各位线的负载电容。
接着，使开关元件36a、36b断开，使开关元件37接通，电荷在位线33和位线34间产生移动。在取决于电荷量和位线的负载电容的电位变得相等的点上则停止这种电荷移动。结果，位线33及位线34的电位平均在开关元件37接通前的各位线电位的中间电位上。
下面，切断开关元件37。这里，设位线31、33、34的负载电容相等，从存贮单元30a读出的数据为“0”时的电荷量供给位线33，而从存贮单元30a读出数据为“1”时的电荷量加给位线34的情况下，则在位线33、34上产生它们的中间电位。将这作为基准电位进行如下的数据读出。又，在上述动作中，错开接通开关元件36a、36b和开关元件37的时间，但同时接通也没有问题。
位线31及32同时预充电到接地电位，在这一状态下把数据从存贮单元30a读至位线31。并且，位线33或位线34的电位转送至位线32。用放大器38放大位线31的电位与位线32的电位差。此时，根据位线31的电位比位线32的电位低还是高，从读出放大器38输出数据“1”或数据“0”的信号。
在上述实施例中，由于产生刚好处于读出数据“0”时的位线31的电位和读出数据“1”时的位线31的电位的中间值的基准电位，通过与该基准电位进行比较来判定读出的数据是“1”还是“0”，所以能更正确地读出数据。
下面，说明分别用电容器构成电荷供给电路35a、35b，用MOS晶体管构成开关元件36a、36b时的动作。
预先将电荷存贮在这些电容器中，电容器两电极间产生的电压通过切断MOS晶体管而保持。另一方面，通过接通MOS晶体管使存贮于电容器中的电荷供给位线33、34。此时，电荷的移动在位线33、34的电位和电容器两电极间的电位变得相等时停止，位线33、34上产生了电位。电荷供给以后的动作如前面所述。
下面，设存贮单元30a、30b、30c用电容器和MOS晶体管构成，且构成电荷供给电路35a、35b的电容器与存贮单元30a、30b、30c的电容器设计相同，容量也相同。此时，当把从存贮单元30a、30b、30c读出数据“0”或“1”时的电荷量加给位线33、34时，也可以把与数据“0”或“1”写入存贮单元30a、30b、30c时的电荷量相同的电荷量存贮在电荷供给电路35a、35b的电容器中。即，通过将逻辑电压“H”写入电荷供给电路35a、35b中的一方电容器中，将逻辑电压“L”写入另一方电容器中，从而将各自的电荷供给位线33、34。然后进行平均即能产生基准电位。
又，在制造过程中，即使电容器尺寸或电容发生变化，如果存贮器30a、30b、30c的电容和电荷供给电路35a、35b的电容受到同样的变化，结果因为基准电位不会偏离读出数据“0”和数据“1”时的中间电位。相对于这种情况，在存贮单元和电荷供给电路中若使用不同的电容器时，则制造过程中的变化给与这些电容器的影响会不同。因此，电荷的供给量的偏差大，会引起基准电位偏离中间电位。
作为构成存贮单元30a、30b、30c及电荷给电路35a、35b的电容器，当使用强电介质膜作为电容绝缘膜的强电介质电容器时，则能产生与上述情况相同的基准电位而读出数据。又，此时，强电介质电容器，由于通过自动极化可存贮数据而能构成非易失性半导体存贮装置。
实施例3
图3所示的半导体存贮装置为实施例2的变形例。与实施例2的不同点在于图2所示的位线32和位线33共用使该电路结构更简单。
下面，设数据已写入存贮单元40a、40b、40c中，说明该半导体存贮装置的动作。
首先，将各位线41、42、43预充电到一定电位，例如接地电位。之后，接通开关元件45a、45b，由电荷供给电路44a、44b向位线42、43提供电荷。其结果，位线42及43的电位变成由各自所供给的电荷量和各位线的负载电容所确定的值。
接着，若开关46接通，则电荷在位线42和位线43之间移动进行再分配。其结果，位线42、43的电位被平均在开关元件46接通前状态中的位线42的电位和位线43的电位之间的相等的电位上。此后，使开关元件46关断并使位线42和位线43分开。又，这里，虽然分别使开关元件45a、45b和开关元件46接通，但即使使它们同时接通也没问题。如上所述，便在位线42上形成基准电位。
下面，将存贮在存贮单元40a中的数据读至位线41上。该步骤按照从存贮单元40a读出其存贮的电荷的方法进行。位线41的电位其值决定于读出的电荷量和位线41的负载电容。
此时，通过调整位线42、43的负载电容及供给它们的电荷量对基准电位进行调整。例如，通过位线42和位线43间的电荷量的移动及再分配，能将基准电位调整到从存贮数据“0”的存贮单元读出数据时的位线41的电位和从存贮数据“1”的存贮单元读出数据时的位线41的电位的中间值上。然后，用读出放大器47对位线42上产生的基准电位与位线41的电位的差进行放大，再从读出放大器读出数据。
如上所述，本实施例的电路比实施例2简单。然而，与实施例2的情况相同，由于能将从存贮单元读出数据的位线的电位与读出数据“0”的位线电位和读出数据“1”的位线电位之间的中间电位进行比较，所以本实施例也能读出正确的数据。
实施例4
图4所示半导体存贮装置相当于将实施例3中的位线41做成多根时的实施例。
在图4中，位线/BL0、/BL1表示从存贮单元读出数据时形成与位线BL0、BL1相反逻辑电压的位线。单元板极CP0、CP1分别与它们的位线平行、字线WL0、WL1、WL2、WL3分别与它们的位线正交进行配置。这些信号线上连接有构成存贮单元的强电介质电容器C00、C10、C20、C30、C01、C11、C21、C31及MOS晶体管Qn00、Qn10、Qn20、Qn30、Qn01、Qn11、Qn21、Qn31。
MOS晶体管Qn00CG、Qn01CG、Qn02CG、Qn03CG选择多根位线，这些被选择的位线连接于读出放大器SA0。列门信号CG0、CG1、CG2、CG3选择存贮单元的列。
基准单元由产生基准电位的位线DBL、/DBL；单元板极DCP0；字线DWL0、DWL1；强电介质电容器C00D、C10D；MOS晶体管Qn00D、Qn01D构成。在基准单元上连接有MOS晶体管QnBEQD、Qn00DCG和Qn01DCG，该MOS晶体管QnBEQD通过均匀化信号BEQ使位线DBL和/DBL连接或不连接，MOS晶体管Qn00DCG和Qn01DCG选择基准单元的位线并将其所选位线连接于读出放大器SA0。
列门信号DCGO、DCG1选择基准单元的列。全局位线GBL连接于存贮单元；全局位线/GBL连接于基准单元。
MOS晶体管Qn00BP、Qn10BP用于将位线GBL和/GBL成对接地，它由位线预充电信号BP控制。而连接于位线GBL、/GBL的读出放大器SA0由控制信号SAE控制。
在这种存贮装置中，一个存贮单元由2个存贮单元电容器例如C00、C10和2个MOS晶体管如Qn00、Qn10构成。同样，用于产生基准电位的基准单元由2个基准单元电容器如C00D、C10D和2个MOS晶体管如Qn00D、Qn10D构成。又，单元板极CP0平行于位线配置的理由在于，读出放大器SA0为一个，而用某个字线所选择的多个存贮单元中仅有预定的存贮单元动作。
下面，参照图5说明该半导体存贮装置的动作。这里，分别预先于存贮单元电容器C00中写入数据“1”；存贮单元电容器C10中写入数据“0”；基准单元电容器C00D中写入数据“1”；基准单元电容器C10D中写入数据“0”。
首先，最初使均匀化信号BEQ和预充电信号BP为逻辑电压“H”从而使MOS晶体管QnBEQD、Qn00BP、Qn10BP保持接通状态，和使全局位线GBL、/GBL保持接地。然后，列门信号CG0、DCG0变为逻辑电压“H”，使MOS晶体管Qn00CG、Qn00DCG接通。这样位线BL0、/DBL变成接地。其后，使预充电信号BP为逻辑电压“L”而切断全局位线GBL和/GBL。
接着，分别使字线WL0、DWL0、DWL1、单元板极CP0、DCP0为逻辑电压“H”。这样从存贮单元电容器C00将数据读至位线BL0。又，将数据“1”读至位线/DBL，而数据“0”读至位线DBL。此时，MOS晶体管QnBEQD为接通状态。使位线DBL和位线DBL的电位平均。该平均后的电位，即基准电位出现在各位线上。因此，对应于数据“1”的电位读至全局位线GBL上，而对应于数据“0”和数据“1”的平均值的电位读至全局位线/GBL。再由读出放大器SA0对这些电位的差放大输出。
下面，转入重写动作。由读出放大器分别将数据“1”返回到全局位线GBL，将数据“0”返回到全局位线/GBL。此时，字线WL0为逻辑电压“H”状态，通过使单元板极CP0变成逻辑电压“L”，使数据“1”重写入存贮单元电容器C00。又，MOS晶体管Qn00DCG为接通状态，因此，使列门信号DCG1为逻辑电压“H”，使MOS晶体管Qn01DCG为接通状态，通过全局位线/GBL和位线/DBL，将数据“0”重写入基准单元电容器C00D中。又，通过全局位线GBL和位线DBL，将数据“1”重写入基准单元电容器C01D中。
又，在本实施例中，虽然连接于读出放大器SA0的位线对的数据进行重写，但也可用重写专用电路进行重写。
综上所述，本实施例的半导体存贮装置所具有的电路结构简化了配置成矩阵形的存贮单元和产生基准电位的基准单元的组合。在本实施例中，也是将对应于数据“0”及数据“1”的平均值的电位作为基准电位，并用读出放大器SA0放大该基准电位与读出的数据的电位差。这些与实施例2、3相同。因此，与实施例2、3一样，能正确地读出数据和重写存贮单元。
实施例5
图6所示的半导体存贮装置是基于实施例2的实施例。它配置两组相当于图2所示的成对的位线31和位线32的位线对，在该位线对之间设有基准电位发生装置。
下面，将着眼于位线对BL0、/BL0说明本实施例的基本结构。
一个存贮单元由2个存贮单元电容器C00、C10和2个MOS晶体管Qn00、Qn10组合而成。MOS晶体管Qn00(Qn10)的漏极、栅极、源极分别连接于位线BL0(/BL0)、字线WL0(WL1)、存贮单元电容器C00(C10)的第一电极。存贮单元电容器C00(C10)的第二电极连接于单元板极CP0。又，MOS晶体管Qn20、Qn30及存贮单元电容器C20、C30的连接与上述相同。
基准单元也由基准单元电容器C00D、C10D和MOS晶体管Qn00D、Qn10D组合构成。MOS晶体管Qn00D(Qn10D)的漏极、栅极、源极分别连接于位线BL0(/BL0)、基准单元的字线DWL0(DWL1)、基准单元电容器C00DC10D)的第一电极。基准单元电容器C00D(C10D)的第二电极连接于单元板极DCP0。
位线BL0、/BL0连接于读出放大器SA0。读出放大器SA0由读出放大器控制信号SAE0控制，当控制信号SAE0为逻辑电压“H”时使其动作。位线BL0通过栅极受控于预充电信号BP0的MOS晶体管Qn00BP接于地电位VSS。位线/BL0通过栅极受控于预充电信号BP1的MOS晶体管Qn10BP接于地电位VSS。
本实施例中的半导体存贮装置配置着与上述位线对BL0、/BL0相同的多组位线对，该位线对组之间用受控于均匀化信号BEQ0或BEQ1的MOS晶体管Qn0EQ、Qn1EQ进行连接。
下面，参照图7，着眼于位线BL1、/BL1、BL2、/BL2，说明该半导体存贮装置的动作。这里，分别预先将数据“1”写入存贮单元电容器C11；将数据“0”写入存贮单元电容器C12，将数据“1”写入基准单元电容器C01D；将数据“0”写入基准单元电容器C02D。
在初始状态中，字线WL0、WL1，单元板极CP0，基准单元的字线DWL0、DWL1，基准单元的板极DCP0，数据预充电信号DP0、DP1，及读出放大器控制信号SAE0为逻辑电压“L”。而均匀化信号BEQ0、BEQ1及预充电信号BP0、BP1为逻辑电压“H”。
首先，使均匀化信号BEQ1、预充电信号BP0、BP1变为逻辑电压“L”，使单元板极CP0、字线WL1、基准字线DWL0、基准单元板极DCP0为逻辑电压“H”，从而使MOS晶体管Qn10、Qn11、Qn12、Qn13、Qn00D、Qn01D、Qn02D、Qn03D接通。因此，从存贮单元电容器C11，C12分别将数据“1”，“0”读至位线/BL1，/BL2。又，从基准单元电容器C02D将数据“1”读至位线BL1，从基准单元电容器C01D将数据“0”读至位线BL2。
另一方面，由于均匀化信号BEQ0为逻辑电压“H”，所以MOS晶体管Qn1EQ为接通状态，使位线BL1和位线BL2短路。然后使该电位平均化，在两位线BL1、BL2上产生基准电位。
接着，使均匀化信号BEQ0为逻辑电压“L”，进而使读出放大器控制信号SAE0为逻辑电压“H”，从而使读出放大器SA0、SA1、SA2、SA3动作。此后，由读出放大器SA1放大位线/BL1和位线BL1的电位差，由读出放大器SA2放大位线BL2和位线/BL2的电位差。然后，读出放大器通过各位线将数据重写入存贮单元电容器中。进而使均匀化信号BEQ0、BEQ1，预充电信号BP0、BP1为逻辑电压“H”，从而回复到初始状态。
又，字线WL1为逻辑电压“L”之后，使预充电信号DP0为逻辑电压“H”，使MOS晶体管Qn00DP、Qn01DP、Qn02DP、Qn03DP为接通状态，从而将接地电位VSS分别写入基准单元电容器C00D、C02D，将电源电位VCC分别写入基准单元电容器C01D、C03D。
接着，使均匀化信号BEQ0为逻辑电压“L”，使字线WL0、单元板极CP0、基准字线DWL1、基准单元板极DCP0分别为逻辑电压“H”。这样，读出存贮单元电容器C01、C02的数据。进而通过与上述相同的动作进行数据重写。
在本实施例中，基准电位不是用位线对产生的，而是用相邻的位线对的各侧的位线产生的。这样，位线的负载电容的偏差会消失，能产生更正确的基准电位，又，不会产生数据读出时及重写时的错误，同时，可省略基准电位产生之后到读出数据之前的时间内使位线预充电一次到接地电位的过程，并能缩短存取时间。
实施例6
图8的半导体存贮装置是实施例5的变形例。本实施例与实施例5的不同点在于：设置了连接在位线BL0和位线/BL1之间的MOS晶体管Qn0T，连接在位线BL1和位线/BL2之间的MOS晶体管Qn11T，连接在位线BL2和位线/BL3间的MOS晶体管Qn1T；和分别用同一控制信号SAE0控制读出放大器SA0和SA2，用同一控制信号SAE1控制读出放大器SA1和SA3。但是，在本实施例中，由于不需要图6所示的将数据写入基准单元所必要的MOS晶体管Qn00DP-Qn03DP、Qn10DP-13DP及控制它们的信号DP0、DP1，所以将它们删除。
下面，参照图9说明该半导体存贮装置的动作。
首先，将均匀化信号BEQ0保持为逻辑电压“H”的状态，使字线WL1、DWL0，单元板极CP0、DCP0变为逻辑电压“H”，使预定的MOS晶体管为接通状态。然后，在位线BL1和位线BL2之间产生基准电位，同时，从存贮单元将数据读至位线/BL1、/BL2，并用读出放大器放大该数据与基准电位的差。至这为止与实施例5的动作相同。
接着，使控制信号SAE1为逻辑电压“L”，再使信号DT0为逻辑电压“H”。在该状态下读出放大器SA0、SA2处于动作状态，而读出放大器SA1、SA3处于非动作状态。又，MOS晶体管Qn11T变成接通状态。因此，与位线/BL2相同的数据加给位线BL1，与位线/BL3相同的数据加给位线BL2。然后，数据写入基准单元电容器C01D、C02D。
接着，使均匀化信号BEQ0、BEQ1，预充电信号BP0、BP1变为逻辑电压“H”，从而回到起始状态。
再，使字线WL0、单元板极CP0为逻辑电压“H”，从位线BL1和BL2读出存贮单元电容器C01、C02的数据。进而，使信号DT1为逻辑电压“H”，与上述相同，将数据写入基准单元。
在本实施例中，重写时，用与相邻位线对的一侧的位线相同的数据写入基准单元电容器。这样，在各工准单元电容器之间不存在电位差。因此，结果能产生更正确的基准电位，不会发生数据读出时及重写时的错误。又，不需要数据重写基准单元电容器的电路，所以能简化电路。
实施例7
图10所示半导体存贮装置为实施例5的变形例。本实施例与实施例5相比，其不同点在于，设置有连接位线BL0和位线BL1的MOS晶体管Qn10EQ，连接位线BL0和/BL1的MOS晶体管Qn0T，连接位线/BL0和位线BL1的MOS晶体管Qn20T，和用不同的控制信号SAE0、SAE1分别控制读出放大器SA0、SA1。又，在本实施例中，不需要图6所示的将数据写入基准单元的MOS晶体管Qn00DP-Qn03DP、Qn10DP-Qn13DP及控制它们的信号DP0、DP1，所以可删除它们。
即，本实施例与实施例5不同的基本点在于，备有：用位线/BL0、/BL1和MOS晶体管Qn0EQ构成的第一基准电位发生装置；和用位线BL0、BL1及MOS晶体管Qn10EQ构成的第二基准电位发生装置。
参照图11说明该半导体存贮装置的动作。
首先，使均匀化信号BEQ0保持逻辑电压“H”将字线WL1、DWL0、单元板极CP0、DCP0变为逻辑电压“H”，从而使预定的MOS晶体管为接通状态。然后，在位线BL0和位线BL1之间产生基准电位，同时将数据从存贮单元读至位线/BL0、/BL1，并用读出放大器SA0、SA1放大该数据与基准电位的差，至这为止与实施例5相同。
接着，控制信号SAE1变成逻辑电压“L”，再使信号DT0为逻辑电压“H”。此时，读出放大器SA0处于动作状态，而读出放大器SA1处于非动作状态，且MOS晶体管Qn0TQn20T为接通状态。因此，与位线BL0相同的数据加给位线/BL1，与位线/BL0相同的数据加给位线BL1。然后，将数据写入各基准单元电容器C00D、D01D。
本实施例中，由于用一个读出放大器重写邻接的位线对，所以在各基准单元电容器间不存在电位差。这样，结果能产生更正确的基准电位，消除了数据读出及重写时的错误，同时能简化用于从位线至位线传送数据的电路。
实施例8
图12所示半导体存贮装置是实施例7的变形例。本实施例与实施例7不同在于，省掉了图10所示的MOS晶体管Qn20T。
参照图13说明该半导体存贮装置的动作。
首先，将字线WL1、DWL0、单元板极CP0、DCP0变为逻辑电压“H”，在位线BL0和BL1之间产生基准电位同时从存贮单元将数据读出至位线/BL0、/BL1，用读出放大器SA0、SA1放大该数据与基准电位的差。至此为止与实施例7的动作相同。
接着，使控制信号为逻辑电压“L”，继而使信号DT0为逻辑电压“H”。此时，读出放大器SA0处于非动作状态，而读出放大器SA1处于动作状态。又，MOS晶体管Qn0T为接通状态。因此，与位线/BL1相同的数据加给位线BL0，且该数据写入基准单元电容器C00D中。
然后，使均匀化信号BEQ0，BEQ1，预充电信号BP0，BP1变成逻辑电压“H”，回到初始状态。
继而，使字线WL0、单元板极CP0为逻辑电压“H”，从存贮单元将数据读出至位线BL0和BL1。然后，使信号DT0为逻辑电压“H”，与上述相同，将数据写入基准单元。此时，读出放大器SAE0处于动作状态，读出放大器SAE1处于非动作状态。把与位线BL0相同的数据加给位线/BL1，该数据写入基准单元电容器C11D。
该实施例与实施例7相同，也是用一个读出放大器向相邻的位线对进行再写入，所以各基准单元电容器间没有电位差。因此能产生更正确的基准电位，不会有数据读出及再写入时的错误。又能够省略用于从位线至位线传送数据的线路。
实施例9
图14所示半导体存贮装置，是将图2所示实施例2作为基本电路分别将图2中的线31和位线33、位线32和位线34共用。本实施例相当于将图12所示实施例8作进一步简化。本实施例与实施例8的不同点在于，在用于从存贮单元读出数据的位线对的两位线BL0、/BL0(/BL1、BL1)之间设有MOS晶体管Qn20EQ(Qn21EQ)，并在两位线BL0、/BL0(/BL1、BL1)之间产生基准电位。
下面着眼于位线BL0、/BL0来说明本实施例的动作。
为了读出由MOS晶体管Qn00和存贮单元电容器C00构成的存贮单元的数据，首先，作为初始状态，分别将字线WL0，单元板极CP0，字线DWL0、DWL1，单元板极DCP0、读出放大器控制信号SAE设在逻辑电压“L”上，将均匀化信号BEQ及预充电信号BP0、BP1设为逻辑“H”电平。此时，MOS晶体管Qn20EQ、Qn00BP、Qn10BP处于接通状态，位线BL0、/BL0之间没有电位差。又，将位线BL0、/BL0设为接地电位VSS即逻辑电压“L”。
接着，使预充电信号BP0、BP1为逻辑电压“L”。此时，MOS晶体管Qn00BP、Qn10BP为关断状态，而位线BL0、/BL0构成浮置状态。然而，MOS晶体管Qn20EQ为接通状态。
继而，使字线DWL0、DWL1及单元板极DCP0为逻辑电压“H”。因此，MOS晶体管Qn00D、Qn10D为接通状态，电荷从基准单元电容器C00D、C10D流入位线BL0、/BL0。但是，由于MOS晶体管Qn20EQ接通，则各位线的电荷移动直至两端的电位相等为止，结果，电位得到平均。若最初分别将逻辑电压“H”写入基准单元电容器C00D，将逻辑电压“L”写入基准单元电容器C10D，则由于位线的电容大致相等，所以MOS晶体管Qn20EQ接通时收留电荷的电容为一条位线时的两倍。因此，基准电位大致等于逻辑电压“H”时所读出的电荷量与逻辑电压“L”时读出的电荷量之和除以位线的电容值所得到的电位。
下面，使均匀化信号BEQ为逻辑电压“L”，MOS晶体管Qn20EQ关断。进而，使基准字线DWL0为逻辑电压“L”，同时，使预充电信号BP0为逻辑电压“H”。这样，MOS晶体管Qn00BP接通，位线BL0变成接地电位VSS即逻辑电压“L”。然后，位线BL0为逻辑电压“L”之后，使预充电信号BP0为逻辑电压“L”。此时，位线/BL0保持基准电位。
下面，在这种状态下，使字线WL0、单元板极CP0为逻辑电压“H”。这样使MOS晶体管Qn00接通，存贮单元电容器C00的数据被读到位线BL0上。
下面，使读出放大器控制信号SAE为逻辑电压“H”，读出放大器SA0激活。若“1”己写入存贮单元电容器C00中，则对应于从位线BL0读出的数据“1”的电位与从位线/BL0读出的基准电位的差被输入读出放大器SA0，该电位差受到放大后输出数据“1”。
下面，使字线DWL0为逻辑电压“H”，MOS晶体管Qn00D接通，进而使单元板极CP0和单元板极DCP0为逻辑电压“L”。然后，将数据“1”分别再写入存贮单元电容器C00及基准单元电容器C00D。进而，使字线WL0、基准字线DWL0、DWL1为逻辑电压“L”之后，使读出放大器控制信号SAE为逻辑电压“L”，使均匀化信号BEQ、预充电信号BP0、BP1为逻辑电压“H”。这样，动作回到初始状态。
又，数据“0”已写入存贮单元电容器C00中时，也经过与上述相同的步骤读出数据“0”，再进行必要的重写。然后，回到初始状态。
在上述的本实施例中，存贮单元由晶体管和强电介质电容器构成，并且说明了具有与该存贮单元相同结构的基准单元的实施例。此时的基准电位为存贮于基准单元电容器C00D、C10D中的数据的平均值。因此，由于通常能提供正确的基准电位，所以能抑制产生错误的数据读出和写入。
实施例10
图16所示半导体存贮装置，为实施例9的变形例。该半导体存贮装置与图14所示实施例9不同点在于，将构成基准单元的MOS晶体管Qn00D、Qn10D的栅极共同连接，并用同一信号控制它们。本实施例，数据读出时使位线间的负载电容相等，从而不存在因负载电容不平衡引起的电位变动。
下面，参照图17着眼于位线BL0、/BL0说明本实施例的动作。
与实施例9情况相同，使均匀化信号BEQ为逻辑电压“H”，MOS晶体管Qn20EQ为接通状态，分别将数据由基准单元电容器C00D读出至位线BL0，由基准单元电容器C10D读出至位线/BL0，并将电位平均作为基准电位。然后，使基准单元的字线DWL0为逻辑电压“L”，MOS晶体管Qn00D、Qn10D为接通，将基准单元电容器C00D、C10D与位线BL0、/BL0断开。此时，若使均匀化信号BEQ为逻辑电压“L”，将MOS晶体管Qn20EQ与位线BL0，/BL0断开，则两位线BL0、/BL0的负载电容变化，这部分的基准电位下降。通过下面要说明的动作对该基准电位的下降部分进行补偿。
下面，使预充电信号BP0为逻辑电压“H”，仅使位线BL0为接地电位VSS。此时，位线/BL0的电位是基准电位。接着，分别使字线WL0、单元板极CP0为逻辑电压“H”，将存贮单元电容器C00的数据读出至位线BL0之后，使字线WL0为逻辑电压“L”，MOS晶体管Qn00从位线BL0断开。这样，位线BL0的负载电容变化，该部分位线BL0的电位下降。该电位的下降部分相当于上述基准电位的下降部分，因此该下降部分得以补偿。
下面，在MOS晶体管全部与两位线断开的状态中，使控制信号SAE为逻辑电压“H”，用读出放大器放大从两位线读出的数据。然后，重写时再次使字线WL0、DWL0为逻辑电压“H”，写入数据。然后回到初始状态。
如上所述，在本实施例中，MOS晶体管Qn20EQ从位线BL0断开时发生的基准电位下降部分，可由从存贮单元读出数据后MOS晶体管Qn00与位线断开时产生的电位下降部分抵消。进而，用读出放大器SA0放大位线BL0与位线/BL0的电位差时，由于仅仅将两位线的电容作为位线电容，所以能更正确地进行数据的读出及重写动作。
又，在图14所示实施例9中，也能对与上述相同的基准电位的下降部分进行补偿。即，在实施例9中，用读出放大器SA0放大位线BL0与位线/BL0的电位差时，通过使字线WL0、DWL0为逻辑电压“H”，MOS晶体管Qn00、Qn10D为接通，使两位线间的负载电容相等。这样，能使两位线的电位下降部分相等，与本实施例相同，能更正确地读出、重写数据。
又，在实施例9中，如图15的动作时序图所示，通过以MOS晶体管Qn10D的接通状态使MOS晶体管Qn00为接通状态，从存贮单元电容器C00读出数据。因此，将MOS晶体管Qn00、Qn10D的电容分别加给位线BL0、/BL0，两位线的负载电容相等。
实施例11
图18所示半导体存贮装置是实施例9的又一变形例。该半导体存贮装置与实施例9的不同点在于，MOS晶体管Qn00D的源极和接地电位VSS通过MOS晶体管Qn00DP连接，MOS晶体管Qn10D的源极和电源电位VCC通过MOS晶体管Qn10DP连接，进而用同一预充电信号DP0控制MOS晶体管Qn00DP及Qn10DP。
本实施例涉及数据写入基准单元。实施例9的情况是向基准单元写入数据是由位线进行的。
下面参照图19说明本实施例的动作。
首先，初始状态中，使预充电信号DP0为逻辑电压“H”，MOS晶体管Qn00DP、Qn10DP为接通状态。这样，基准单元电容器C00D的电位为接地电位VSS，基准单元C10D的电位为电源电位VCC。而且与实施例9的情况相同，数据从基准单元读出至位线BL0、/BL0，平均后作为基准电位。位线BL0为接地电位VSS之后，数据从基准单元电容器C00读出至位线BL0，并用读出放大器SA0放大。然后，再写入存贮单元电容器及基准单元电容器，动作结束。
在这样的动作时序中一连串的动作结束点与图15所示实施例9的动作时序相同。
如上所述，本实施例可通过外部专用电路将任意电位写入基准单元电容器。在本实施例中，由于通常在工作之前将一定的电位写入基准单元，所以能稳定地进行数据的读出及写入动作。
又，在以上的说明中，虽然是取写入基准单元的电位为接地电位VSS及电源电位VCC，但并不特别限定于该电位，也可写入任意的电位。
实施例12
图20所示半导体存贮装置为实施例9的又一变形例。本实施例与实施例11一样也涉及基准单元的数据写入。本实施例与实施例9的不同点在于，分别用MOS晶体管Qn00DP连接MOS晶体管Qn00D的源极和接地电位VSS，用MOS晶体管Qn00DP2连接MOS晶体管Qn00D的源极和电源电位VCC，和分别用MOS晶体管Qn10DP连接MOS晶体管Qn10D的源极和电源电位VCC，用MOS晶体管Qn10DP2连接MOS晶体管Qn10D的源极和接地电位VSS。接线安排成：MOS晶体管Qn00DP、Qn10DP由同一预充电信号DP0控制，MOS晶体管Qn00DP2、Qn10DP2由同一预充电信号DP1控制。
参照图21说明该半导体存贮装置的动作。
首先在初始状态中，使预充电信号DP0为逻辑电压“H”，MOS晶体管Qn00DP、Qn10DP为接通状态。这样，基准单元电容器C00D的电位变成接地电位，而基准单元C10D的电位变成电源电位VCC。再，与实施例9的情况相同，数据从基准单元读至位线BL0、/BL0，取平均后作为基准电位。位线BL0为接地电位之后，数据从存贮单元电容器C00读至位线BL0，并用读出放大器SA0放大。然后，再写入存贮单元电容器和基准单元电容器，动作结束。在该动作时序中一连串的动作结束点与图15所示的实施例9的动作时间相同。
又，与上述动作相反，在初始状态中，使预充电信号DP1为逻辑电压“H”，也可使基准单元电容器C00D的电位为电源电位VCC，而使基准单元电容器C10D的电位为接地电位VSS。
如上所述那样，本实施例可通过外部专用电路将任意电位写入基准单元电容器。在本实施例中，由于在动作前通常将一定的电位写入基准单元，所以能稳定地进行数据的读出和写入动作。
又，在以上说明中，虽然是取写入基准单元的电位为接地电位及电源电位，但是该电位没有特定的限制，也可写入任意电位。
实施例13
图22为表示实施例9中的其他动作时序的图。该动作时序中的动作应用对于延长强电介质电容器用于基准单元电容器的半导体存贮装置的寿命特别有效。
强电介质电容器，具有在电源切断后也能通过自动极化保存数据的优点。然而，如果反复自动极化的翻转，当超过极限次数时，通常写入逻辑电压“H”的强电介质膜开始变质，存贮的电荷量减少。由于基准单元常常改写数据，所以半导体存贮装置的寿命取决于基准单元电容器的寿命。为了延长其寿命，也可在基准单元电容器中交替写入逻辑电压“H”和“L”。这样，本来应该写入逻辑电压“H”的强电介质电容器的寿命可延长为大致2倍。
在本实施例9的半导体存贮装置中，写入基准单元是通过位线进行的。此时，如图22所示，字线DWL0为逻辑电压“H”而字线WL0仍变为逻辑电压“L”，将来自读出放大器SA0的重写信号反转，并将该信号写入基准单元电容器。如果这样，则逻辑电压“H”和“L”交替写入基准单元电容器，延长了半导体存贮装置的寿命。
又，如图20所示的实施例12那样，在设有外部专用电路的半导体存贮装置中，交替切换预充电信号DP0和DP1的电路设置在外部。然后，通过切换使用该信号，逻辑电压“H”和“L”交替写入基准单元电容器中。
实施例14
图23所示半导体存贮装置是实施例9的一个变形例。该实施例与实施例13相同，它是一种其寿命至少延长2倍的半导体存贮装置。该实施例与图14所示实施例9的不同点在于图14中设有一个基准单元，而在本实施例中设有2个基准单元RC0，RC1。通过将各基准单元对应于特定的存贮单元，或交互使用两基准单元，就能够防止因多次读出及写入动作引起的强电介质膜的性能恶化。
例如，下面说明配置4个存贮单元及8根字线的情况。
基准单元RC0、RC1，如表1所示，分别承担特定的字线，换言之分别承担特定的存贮单元。此时，如图2所示，当访问特定的字线时，对应于它们的基准单元将分别动作。因此，基准单元电容器经常处于相同状态的情况减少了，分散了加给强电介质膜的应力。所以，延长了强电介质电容器的寿命。
[表1][BHDG2，K6，K16]基准单元[]担当的位线RC0[]WL0WL1WL4WL5  RC1[]WL2WL3WL6WL7
[表2][BHDG2，K6，K10]被选通的位线[]动作的基准单元WL6[]RC1WL1[]RC0WL0[]RC0WL3[]RC1WL3[]RC1WL7[]RC1WL4[]RC0WL2[]RC1WL5[]RC0WL6[]RC1.[]..[]..[].
另一方面，如表3中所示，在2个基准单元RC0、RC1相互转换使用时，则基准单元RC0、RC1交替动作。因此这种情况也由于加给强电介质膜的应力分散而能同样延长强电介质电容器的寿命。
[表3][BHDG2，K6，K10]被选通的位线[]动作的基准单元WL5[]RC0WL0[]RC1WL2[]RC0WL1[]RC1WL7[]RC0WL4[]RC1WL5[]RC0WL3[]RC1.[]..[]..[].
实施例15
图24所示半导体存贮装置是实施例9的变形例。该实施例具有修正电路，它通过连接于位线的MOS晶体管的通断对基准电位的变化进行修正。
该实施例与图14所示实施例9的不同点在于，用均匀化信号BEQ0控制的MOS晶体管Qn00BEQ连接位线BL0和BL1，用均匀化信号BEQ1控制的MOS晶体管Qn10BEQ连接位线/BL0和/BL1。
参照图25说明该半导体存贮装置的动作。但是除了均匀化信号BEQ、BEQ0、BEQ1外，其余基本上与图15所示实施例9的动作时序图相同。因此，省略相同部分的说明，重点说明涉及均匀化信号BEQ、BEQ0、BEQ1的动作。
在读出由MOS晶体管Qn00和存贮单元电容器C00构成的存贮单元的数据前的初始状态中，均匀化信号BEQ为逻辑电压“H”状态。首先，进行与图15所示实施例9的动作时序相同的动作，在位线BL0、/BL0上建立基准电位。
接着，均匀化信号BEQ为逻辑电压“L”使晶体管Qn20EQ关断。此时，位线BL0及/BL0的负载电容变化，两位线的电位发生变化。该电位的变化部分如下所述进行修正。
下面，预充电信号BP0为逻辑电压“H”使MOS晶体管Qn00BP接通，位线BL0为接地电位VSS。又，使均匀化信号BEQ0为逻辑电压“H”，使晶体管Qn00BEQ接通，连接位线BL0和BL1。此时，在位线BL1、/BL1中也进行与位线BL0、/BL0完全相同的动作，位线BL1也为接地电位VSS。
再，位线BL0和BL1为接地电位VSS且成为浮置状态，均匀化信号BEQ0为逻辑电压“L”，而晶体管Qn00BEQ为截止。这样与位线BL0和BL1断开。此时，在位线BL0和BL1上也发生与断开位线BL0和/BL0相同的电位变化。
接着，字线WL0、单元板极CP0为逻辑电压“H”，数据从存贮单元电容器C00读出至位线BL0。此时，由于位线BL0的电位下降，所以读出的数据也下降该部分电位，从而上述基准电位的下降部分获得修正。又，此后的读出放大器SA0的放大动作及数据的重写动作与第9实施例的动作相同，省略其说明。
如上所述，在本实施例中，通过将其它位线连接于预定的位线上来调整负载电容。然后，利用此时位线上产生的电位变化来修正基准电位的变动，从而防止发生错误的数据读出和重写。
实施例16
图26所示半导体存贮装置是实施例9的一个变形例，它配置有与实施例15不同结构的修正电路。
该实施例与图14所示实施例9的不同点在于，用均匀化信号BEQ0(BEQ1)控制的MOS晶体管Qn12EQ(Qn01EQ)连接在位线对之间。此时，均匀化信号BEQ0为逻辑电压“H”，MOS晶体管Qn12EQ接通使位线BL1和BL2连接。在该状态中，预充电信号BP0为逻辑电压“H”，MOS晶体管Qn11BP、Qn02BP接通，位线BL1、BL2为接地电位VSS。此后，均匀化信号BEQ0为逻辑电压“L”，MOS晶体管Qn12EQ截止，位线BL1和位线BL2断开。通过这一动作，位线BL0的电位变动了负载电容已变动部分。该变动部分对作为基准电位时的位线的电位变动部分的修正。
如上所述，在本实施例中，通过将其它位线连接于预定的位线来调整负载电容。然后，利用此时位线上产生的电位变化对基准电位的变化进行修正，从而防止发生错误的数据读出及重写。
本发明不限定于上述种种实施例。本发明的精神实质及范围存在于种种变形例中，因此，它们将包含在权利要求书的范围内。

Claims (77)

1.一种基准电位发生装置，其特征在于，它由：两根信号线，产生供给上述两根信号线电荷的电荷供给装置，连接于上述各信号线和上述电荷供给装置之间并具有开关功能的第一连接装置，和连接在上述两信号线之间并具有开关功能的第二连接装置构成。
2.一种半导体存贮装置，其特征在于，它备有：
存贮单元；
用于从上述存贮单元读出数据的第一位线及第二位线；
由产生基准电位的第三位线和第四位线，给上述第三位线和第四位线提供电荷的电荷供给装置，分别连接于上述电荷供给装置和上述第三位线之间、及连接于上述电荷供给装置和上述第四位线之间、并具有开关功能的第一连接装置，和连接于上述第三位线和第四位线之间、并具有开关功能的第二连接装置，构成的基准电位发生装置；
读出放大器，它使用第一位线及第二位线作为输入输出线。
3.如权利要求2所述的半导体存贮装置，其特征在于，上述电荷供给装置可由电容器构成。
4.如权利要求2所述的半导体存贮装置，其特征在于，上述存贮单元及上述电荷供给装置可用含有同一设计的电容器的电路构成。
5.如权利要求3所述的的半导体存贮装置，其特征在于，所述电容器可由写入逻辑电压“H”的电容器和写入逻辑电压“L”的电容器构成。
6.如权利要求4所述的半导体存贮装置，其特征在于，所述电容器可由写入逻辑电压“H”的电容器和写入逻辑电压“L”的电容器构成。
7.如权利要求3所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作为电容绝缘膜的强电介质电容器构成。
8.如权利要求4所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作为电容绝缘膜的强电介质电容器构成。
9.如权利要求5所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作电容绝缘膜的强电介质电容器构成。
10.如权利要求6所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作为电容绝缘膜的强电介质电容器构成。
11.如权利要求3所述的半导体存贮装置，其特征在于，通过位线供给上述电容器重写时的电荷。
12.如权利要求3所述的半导体存贮装置，其特征在于，通过重写专用电路供给上述电容器重写时的电荷。
13.如权利要求11所述的半导体存贮装置，其特征在于，当向上述电容器重写时，每次重写交替写入逻辑电压“H”和逻辑电压“L”。
14.如权利要求12所述的半导体存贮装置，其特征在于，当向上述电容器重写时，每次重写交替写入逻辑电压“H”和逻辑电压“L”。
15.如权利要求2所述的半导体存贮装置，其特征在于，上述电荷供给装置由多个构成，这些多个电荷供给装置，分别通过用不同信号控制的上述第一连接装置连接于产生基准电位的位线上。
16.如权利要求15所述的半导体存贮装置，其特征在于，在上述多个电荷供给装置中，预先由读出数据的存贮单元确定动作的电荷供给装置。
17.如权利要求15所述的半导体存贮装置，其特征在于，在上述多个电荷供给装置中，当从存贮单元读出数据时，每次依次切换动作的电荷供给装置。
18.如权利要求2所述的半导体存贮装置，其特征在于，可进一步备有：在读出数据的位线的预充电电位上产生与基准电位变化相同的电位变化的发生装置，该基准电位的变化是因产生基准电位的位线间断开上述的第二连接装置而引起的。
19.一种半导体存贮装置，其特征在于，它备有：
存贮单元；
从上述存贮单元读出数据的第一位线；
由：产生基准电位的第二位线及第三位线，将电荷供给上述第二位线及第三位线的电荷供给装置，分别连接在上述电荷供给装置和上述第二位线之间、及上述电荷供给装置和第三位线之间、并具有开关功能的第一连接装置，和连接在上述第二位线和第三位线之间、并具有开关功能的第二连接装置，构成的基准电位发生装置；和
读出放大器，它使用第一位线及第二位线作为输入输出线。
20.如权利要求19所述的半导体存贮装置，其特征在于，上述电荷供给装置可由电容器构成。
21.如权利要求19所述的半导体存贮装置，其特征在于，上述存贮单元及上述电荷供给装置可用含有同一设计的电容器的电路构成。
22.如权利要求20所述的的半导体存贮装置，其特征在于，所述电容器可由写入逻辑电压“H”的电容器和写入逻辑电压“L”的电容器构成。
23.如权利要求21所述的半导体存贮装置，其特征在于，所述电容器可由写入逻辑电压“H”的电容器和写入逻辑电压“L”的电容器构成。
24.如权利要求20所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作为电容绝缘膜的强电介质电容器构成。
25.如权利要求21所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作为电容绝缘膜的强电介质电容器构成。
26.如权利要求22所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作电容绝缘膜的强电介质电容器构成。
27.如权利要求23所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作为电容绝缘膜的强电介质电容器构成。
28.如权利要求20所述的半导体存贮装置，其特征在于，通过位线供给上述电容器重写时的电荷。
29.如权利要求20所述的半导体存贮装置，其特征在于，通过重写专用电路供给上述电容器重写时的电荷。
30.如权利要求28所述的半导体存贮装置，其特征在于，当向上述电容器重写时，每次重写交替写入逻辑电压“H”和逻辑电压“L”。
31.如权利要求29所述的半导体存贮装置，其特征在于，当向上述电容器重写时，每次重写交替写入逻辑电压“H”和逻辑电压“L”。
32.如权利要求19所述的半导体存贮装置，其特征在于，上述电荷供给装置由多个构成，这些多个电荷供给装置，分别通过用不同信号控制的上述第一连接装置连接于产生基准电位的位线上。
33.如权利要求32所述的半导体存贮装置，其特征在于，在上述多个电荷供给装置中，预先由读出数据的存贮单元确定动作的电荷供给装置。
34.如权利要求32所述的半导体存贮装置，其特征在于，在上述多个电荷供给装置中，当从存贮单元读出数据时，每次依次切换动作的电荷供给装置。
35.如权利要求19所述的半导体存贮装置，其特征在于，可进一步备有：在读出数据的位线的预充电电位上产生与基准电位变化相同的电位变化的发生装置，该基准电位的变化是因产生基准电位的位线间断开上述的第二连接装置而引起的。
36.如权利要求19所述的半导体存贮装置，其特征在于，进一步备有多根上述第一位线，上述多根第一位线通过由各个不同信号控制的开关元件连接于上述读出放大器。
37.如权利要求19或36所述的存贮装置，其特征在于，通过开关元件连接上述第一位线和第三位线。
38.一种半导体存贮装置，其特征在于，它备有：
第一存贮单元；
从上述第一存贮单元读出数据的第一位线；
产生基准电位的第二位线及第三位线；
第二存贮单元；
从上述第二存贮单元读出数据的第四位线；
由：将电荷供给上述第二位线及第三位线的第一电荷供给装置，分别连接在上述第一电荷供给装置和第二位线之间、及上述第一电荷供给装置和第三位线之间、并具有开关功能的第一连接装置，和连接在上述第二位线和第三位线之间、并具有开关功能的第二连接装置，构成的第一基准电位发生装置；
第一读出放大器，它使用第一位线和第二位线作为输入输出线；和
第二读出放大器，它使用第三位线和第四位线作为输入输出线。
39.如权利要求38所述的半导体存贮装置，其特征在于，上述电荷供给装置可由电容器构成。
40.如权利要求38所述的半导体存贮装置，其特征在于，上述存贮单元及上述电荷供给装置可用含有同一设计的电容器的电路构成。
41.如权利要求39所述的的半导体存贮装置，其特征在于，所述电容器可由写入逻辑电压“H”的电容器和写入逻辑电压“L”的电容器构成。
42.如权利要求40所述的半导体存贮装置，其特征在于，所述电容器可由写入逻辑电压“H”的电容器和写入逻辑电压“L”的电容器构成。
43.如权利要求39所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作为电容绝缘膜的强电介质电容器构成。
44.如权利要求40所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作为电容绝缘膜的强电介质电容器构成。
45.如权利要求41所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作电容绝缘膜的强电介质电容器构成。
46.如权利要求42所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作为电容绝缘膜的强电介质电容器构成。
47.如权利要求39所述的半导体存贮装置，其特征在于，通过位线供给上述电容器重写时的电荷。
48.如权利要求39所述的半导体存贮装置，其特征在于，通过重写专用电路供给上述电容器重写时的电荷。
49.如权利要求47所述的半导体存贮装置，其特征在于，当向上述电容器重写时，每次重写交替写入逻辑电压“H”和逻辑电压“L”。
50.如权利要求48所述的半导体存贮装置，其特征在于，当向上述电容器重写时，每次重写交替写入逻辑电压“H”和逻辑电压“L”。
51.如权利要求38所述的半导体存贮装置，其特征在于，上述电荷供给装置由多个构成，这些多个电荷供给装置，分别通过用不同信号控制的上述第一连接装置连接于产生基准电位的位线上。
52.如权利要求51所述的半导体存贮装置，其特征在于，在上述多个电荷供给装置中，预先由读出数据的存贮单元确定动作的电荷供给装置。
53.如权利要求51所述的半导体存贮装置，其特征在于，在上述多个电荷供给装置中，当从存贮单元读出数据时，每次依次切换动作的电荷供给装置。
54.如权利要求38所述的半导体存贮装置，其特征在于，可进一步备有：在读出数据的位线的预充电电位上产生与基准电位变化相同的电位变化的发生装置，该基准电位的变化是因产生基准电位的位线间断开上述的第二连接装置而引起的。
55.如权利要求38所述的存贮装置，其特征在于，可进一步备有：
将数据读出至上述第三位线的第三存贮单元；
在与上述第四位线间产生基准电位的第五位线；
第四存贮单元；
由：从上述第四存贮单元读出数据的第六位线，供给上述第四位线及第五位线电荷的第二电荷供给装置，分别连接在上述第二电荷供给装置和上述第四位线间、及上述第二电荷供给装置和第五位线间、且具有开关功能的第三连接装置，和连接在上述第四位线和第五位线间且具有开关功能的第四连接装置，构成的基准电位发生装置；和
第三读出放大器，它使用第五位线及第六位线作为输入输出线；
且分别用开关元件连接在上述第二位线和第四位线之间及上述第三位线和上述第五位线之间。
56.如权利要求38所述的存贮装置，其特征在于，可进一步备有：由：上述第一位线及第四位线，将电荷供给上述第一位线及第四位线的第二电荷供给装置，分别连接在上述第二电荷供给装置和第一位线之间、及上述第二电荷供给装置和第四位线之间、且具有开关功能的第三连接装置，连接于上述第一位线和第四位线间且具有开关功能的第四连接装置，构成的第二基准电位发生装置；
且上述第一位线和第三位线对、及上述第二位线和第四位线对，分别用不同信号控制的开关元件进行连接。
57.如权利要求38所述的存贮装置，其特征在于，可进一步备有：由：上述第一位线及第四位线，将电荷供给上述第一位线及第四位线的第二电荷供给装置，分别连接在上述第二电荷供给装置和第一位线之间、及上述第二电荷供给装置和第四位线之间、且具有开关功能的第三连接装置，连接于上述第一位线和第四位线间且具有开关功能的第四连接装置，构成的第二基准电位发生装置；
且上述第一位线和第三位线间接有开关元件。
58.一种半导体存贮装置，其特征在于，它备有：
存贮单元；
从上述存贮单元读出数据的第一位线及第二位线；
由：将电荷供给上述第一位线及第二位线的电荷供给装置，分别连接于上述电荷供给装置和上述第一位线之间、及上述电荷供给装置和上述第二位线之间且具有开关功能的第一连接装置，连接于第一位线和第二位线间且具有开关功能的第二连接装置，构成的基准电位发生装置；
读出放大器，它使用第一位线及第二位线作为输入输出线。
59.如权利要求58所述的半导体存贮装置，其特征在于，上述电荷供给装置可由电容器构成。
60.如权利要求58所述的半导体存贮装置，其特征在于，上述存贮单元及上述电荷供给装置可用含有同一设计的电容器的电路构成。
61.如权利要求59所述的的半导体存贮装置，其特征在于，所述电容器可由写入逻辑电压“H”的电容器和写入逻辑电压“L”的电容器构成。
62.如权利要求60所述的半导体存贮装置，其特征在于，所述电容器可由写入逻辑电压“H”的电容器和写入逻辑电压“L”的电容器构成。
63.如权利要求59所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作为电容绝缘膜的强电介质电容器构成。
64.如权利要求60所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作为电容绝缘膜的强电介质电容器构成。
65.如权利要求61所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作电容绝缘膜的强电介质电容器构成。
66.如权利要求62所述的半导体存贮装置，其特征在于，所述电容器可由将强电介质膜作为电容绝缘膜的强电介质电容器构成。
67.如权利要求58所述的半导体存贮装置，其特征在于，可进一步备有：当从上述存贮单元读出数据时，使从上述第一位线及第二位线的读出放大器侧看的电容相等的电容均等化装置。
68.如权利要求58所述的半导体存贮装置，其特征在于，在上述第一连接装置中，用不同的信号控制上述第一位线和上述电荷供给装置的连接装置，及上述第二位线和上述电荷供给装置的连接装置。
69.如权利要求58所述的半导体存贮装置，其特征在于，将上述存贮单元从上述第一及第二位线断开后使上述读出放大器动作。
70.如权利要求59所述的半导体存贮装置，其特征在于，通过位线供给上述电容器重写时的电荷。
71.如权利要求59所述的半导体存贮装置，其特征在于，通过重写专用电路供给上述电容器重写时的电荷。
72.如权利要求70所述的半导体存贮装置，其特征在于，当向上述电容器重写时，每次重写交替写入逻辑电压“H”和逻辑电压“L”。
73.如权利要求71所述的半导体存贮装置，其特征在于，当向上述电容器重写时，每次重写交替写入逻辑电压“H”和逻辑电压“L”。
74.如权利要求58所述的半导体存贮装置，其特征在于，上述电荷供给装置由多个构成，这些多个电荷供给装置，分别通过用不同信号控制的上述第一连接装置连接于产生基准电位的位线上。
75.如权利要求74所述的半导体存贮装置，其特征在于，在上述多个电荷供给装置中，预先由读出数据的存贮单元确定动作的电荷供给装置。
76.如权利要求74所述的半导体存贮装置，其特征在于，在上述多个电荷供给装置中，当从存贮单元读出数据时，每次依次切换动作的电荷供给装置。
77.如权利要求58所述的半导体存贮装置，其特征在于，可进一步备有：在读出数据的位线的预充电电位上产生与基准电位变化相同的电位变化的发生装置，该基准电位的变化是因产生基准电位的位线间断开上述的第二连接装置而引起的。
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