CN102122660B - 集成电路结构 - Google Patents

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    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

本发明公开了一种集成电路结构，包括一静态随机存取存储器单元，其包括一第一直鳍及实际上不与该第一直鳍相连接的一弯鳍。弯鳍有一第一部分及一第二部分平行于第一直鳍。介于弯鳍的第一部分和直鳍之间的距离小于介于弯鳍的第二部分和直鳍之间的距离。静态随机存取存储器单元包括一下拉晶体管，其包括一第一栅极长条的一部分，其分别形成具有直鳍及弯鳍的第一部分的第一及第二次下拉晶体管。静态随机存取存储器单元还包括一传输门晶体管，包括一第二栅极长条的一部分，其形成具有直鳍的第一次传输门晶体管。下拉晶体管包括超过传输门晶体管数目的鳍。本发明实施例中静态随机存取存储器元件的beta比增加至大于1，单元稳定性被改善。

Description

集成电路结构
技术领域
本发明涉及一种集成电路装置，特别是涉及存储器单元，甚至更特别的为配置图设计以及由鳍式场效应晶体管(FinFET)所组成的静态随机存取存储器(static random access memory，SRAM)单元的制作方法。
背景技术
鳍式场效应晶体管(Fin field-effect transistor，FinFET)广泛地被使用在集成电路中，用以使其栅极宽度增加超过平面晶体管(planar transistor)。鳍式场效应晶体管的一主要有利特征为可利用小芯片的区域。为了能将此利益达到最大，当使用在高密度装置时，举例来说，静态随机存取存储器阵列，鳍式场效应晶体管常被用以设计当作单鳍鳍式场效应晶体管(single-fin FinFET)。
然而，有单鳍鳍式场效应晶体管的静态随机存取存储器常受苦于低单元比的问题，像是低beta比。Beta比为下拉晶体管(pull-down transistor)驱动电流与各别传输门晶体管(pass-gate transistor)驱动电流的比值。其beta比对于元件的稳定度极为重要。大体而言，beta比最好大于1。然而，在高密度静态随机存取存储器阵列的构造中，此必要条件会导致工艺上的困难。举例来说，要在同一时间维持元件尺寸的微小以及满足该必要条件是很困难的。
发明内容
为克服现有技术的缺陷，依照本发明的一特征，一静态随机存取存储器元件包括一直鳍(straight fin)及实际上与该直鳍不相连接的一弯鳍(bendedfin)。弯鳍有一第一部分及一第二部分平行该直鳍。弯鳍的第一部分和直鳍之间的距离小于弯鳍的第二部分和直鳍之间的距离。静态随机存取存储器元件包括一下拉晶体管，该下拉晶体管包括一第一栅极长条(gate strip)的一部分，其分别形成具有直鳍及弯鳍的第一部分的第一及第二次下拉晶体管。静态随机存取存储器元件还包括一传输门晶体管，其传输门晶体管包括一第二栅极栅极长条的一部分，其形成具有直鳍的一第一次传输门晶体管。下拉晶体管包括超过传输门晶体管数目的鳍。
本发明也提供一种集成电路结构，包括：一静态随机存取存储器单元，包括一第一直鳍；一弯鳍，有一第一部分及一第二部分平行于该第一直鳍，其中该弯鳍的第一部分与该第一直鳍有一第一距离，以及该弯鳍的第二部分与该第一直鳍有一大于该第一距离的一第二距离；一该弯鳍的第三部分，不平行于该第一直鳍，与该第一部分及该第二部分互相连接；一下拉晶体管，包括一第一栅极长条的一部分，其中该第一栅极长条形成一第一及一第二次下拉晶体管，该第一及一第二次下拉晶体管分别有该第一直鳍及该弯鳍的第一部分；以及一传输门晶体管，包括一第二栅极长条的一部分，其中该第二栅极长条形成一有该第一直鳍的第一次传输门晶体管，及有该弯鳍的第二部分的一虚拟晶体管。
本发明还提供一种集成电路结构，包括：一静态随机存取存储器单元，包括一第一直鳍；一第二直鳍；实际上与该第一直鳍不相连接，但平行于该第一直鳍；一下拉晶体管，包括一第一栅极长条的一部分，其中该第一栅极长条形成一第一及一第二次下拉晶体管，该第一及一第二次下拉晶体管分别有该第一直鳍的第一部分及该第二直鳍的第一部分；以及一传输门晶体管，包括一第二栅极长条的一部分，其中该第二栅极长条形成有该第一直鳍的第二部分的该传输门晶体管的一第一次传输门晶体管，其中该第二栅极长条直接延伸于该第二直鳍的第二部分之上而形成一虚拟晶体管。
其他实施例也被公开。
本发明实施例中静态随机存取存储器元件的beta比增加至大于1，单元稳定性被改善。
附图说明
图1所示为一静态随机存取存储器元件(SRAM cell)的电路图，其中静态随机存取存储器元件的下拉晶体管为多鳍鳍式场效应晶体管。
图2所示为依照图1所示实施例的静态随机存取存储器元件的一配置图。
图3A及图3B为图2所示静态随机存取存储器元件的横切面。
图4至图7为依照另一实施例的静态随机存取存储器元件的配置图。
【主要附图标记说明】
BL、BLB～位元线；
BL-contact、BLB-contact～位元线接触点；
Cut-gate～切断门；
Dummy1、Dummy2～虚拟晶体管；
Dummy1-SD～虚拟晶体管的源极/漏极区域；
Fin1、Fin2、Fin2-1～Fin2-3、Fin2-3’、Fin3、Fin4、Fin5～鳍；
Fin-End～鳍端；
G1、G2～栅极长条；
M1～金属化层；
M1-connect～金属导线；
PD1、PD2～下拉晶体管；
PD-11、PD-12、PD-13、PD-21、PD-22～次下拉晶体管；
PG1、PG2～传输门晶体管；
PG-11、PG-12、PG-21、PG-22～次传输门晶体管；
PU1、PU2～上拉晶体管；
PU-11、PU-12、PU-21、PU-22～次上拉晶体管；
VCC～正电源供应节点；
VCC-contact、VSS-contact、Butted-contact、PD-D、VSS-contact1、VSS-contact2～接触点；
VSS～电源供应节点；
S1、S2、S3～距离；
WL～字元线。
具体实施方式
本发明较佳实施例的制造与使用的说明详述如下，然而，值得注意的是，本发明提供许多可应用的发明概念并于特定的内文中广泛地具体说明。这些实施例仅以特定的图示阐述本发明的制造与使用，但不用以限制本发明的范围。
本发明提供一种新颖的由多鳍鳍式场效应晶体管(multi-fin Finfield-effect transistors，FinFETs)所组成的静态随机存取存储器(static randomaccess memory，SRAM)，以及所对应的配置图。接着论述实施例的变化。通过各种图示和实施例的说明中，相同的参考号码代表相同的元件。
图1说明依照一实施例的静态随机存取存储器元件的电路图。静态随机存取存储器元件包括传输门晶体管PG1及PG2、上拉晶体管(pull-uptransistor)PU1及PU2与下拉晶体管PD1及PD2。传输门晶体管PG1及PG2的栅极由字元线WL所控制，其字元线可决定是否选择目前的静态随机存取存储器元件。由上拉晶体管PU1及PU2与下拉晶体管PD1及PD2所形成的闩(latch)储存一位元(bit)。所储存的位元可通过位元线BL跟BLB被写入或读出静态随机存取存储器单元。静态随机存取存储器元件通过一正电源供应节点VCC及电源供应节点VSS供给电源，其可能为一电气接地。
下拉晶体管PD1及PD2可能为多鳍鳍式场效应晶体管，每个下拉晶体管由超过一个半导体鳍(semiconductor fin)所形成。另一方面，传输门晶体管PG1及PG2与上拉晶体管PU1及PU2可能为单鳍鳍式场效应晶体管或多鳍鳍式场效应晶体管。因此，通过调整在下拉晶体管PD1及PD2与传输门晶体管PG1及PG2的鳍的数目，其beta比，可被表示为I_PD1/I_PG1或I_PD2/I_PG2(I_PD1、I_PD2、I_PG1及I_PG2分别为晶体管PD1、PD2、PG1及PG2的驱动电流)，可被调整为所需的数值，举例来说，beta值大于1。Alpha比，可为I_PU1/I_PG1或I_PU2/I_PG2(I_PU1及I_PU2分别为晶体管PU1及PU2的驱动电流)，也可被调整为所需的数值。
图2为依照图1所示实施例的一静态随机存取存储器元件的配置图，其晶体管在静态随机存取存储器元件中被标示出来。单位元件的边界也被标示出。说明的部分包括由四个相同的静态随机存取存储器元件所形成的一个2×2阵列。在一实施例中，鳍像是Fin1及Fin2在静态随机存取存储器元件中具有相同的宽度，虽然他们也可能具有不同的宽度。在接下来的讨论中，只有包括晶体管PG1、PD1及PU1的静态随机存取存储器元件的第一端口会被仔细地讨论，其余包括晶体管PG2、PD2及PU2的第二端口基本上可能与第一端口各别的晶体管都有相同的特征。因此，第二端口的细节将不再重复。在图2、图4至图7中，不同的元件像是VCC-contact、VSS-contact、Butted-contact、BL-contact及BLB-contact也会被说明，前述各种接触点的作用可通过其名称来发现。整体描述上，一接触点也可被称为一接触塞。
下拉晶体管PD1(包括以及被表示为PD-11及PD-12)包括两个鳍，Fin1及Fin2实际上为彼此分开。因此，下拉晶体管PD1为一由两个次下拉晶体管PD-11及PD-12所形成的双鳍(double-fin)晶体管，其中次下拉晶体管PD-11由鳍Fin1及栅极长条(可能为一多晶硅长条或金属混合长条)G1所形成，次下拉晶体管PD-12由鳍Fin2及栅极长条G1所形成。
传输门晶体管PG1只包括一鳍，为Fin1。因此，传输门晶体管PG1为一由鳍Fin1及栅极长条G2所形成的单鳍晶体管。由观察可知栅极长条G2也可延伸超过鳍Fin2。然而，由鳍Fin2和栅极长条G2所形成的晶体管(以下被称为虚拟晶体管Dummy1)的源极/漏极区域Dummy1-SD从位元线接触点BL-contact被电断开，因此晶体管Dummy1为一虚拟晶体管，其不可同时开启或关闭传输门晶体管PG1。因此，在此实施例中，所有的鳍有相同的鳍宽，beta比可能约为2。同样地，静态随机存取存储器元件的第二端口包括虚拟晶体管Dummy2。
在一实施例中，鳍Fin1为一直鳍，而鳍Fin2为一弯鳍包括三个部分Fin2-1、Fin2-2及Fin2-3。部分Fin2-1形成源极、漏极及次下拉晶体管PD-12的通道区域。部分Fin2-3与栅极长条G2形成虚拟晶体管Dummy1。部分Fin2-1及Fin2-3与鳍Fin1平行，而部分Fin2-2并无平行，且可能与鳍Fin1垂直。
图3A及图3B显示图2结构的横切面，其中横切面可从图2交叉线3-3中的平面得到，而平面横切次下拉晶体管PD-11及PD-12的源极及漏极区域。参照图3A，鳍Fin1与Fin2位置非常接近。在一实施例中，介于鳍Fin1与Fin2之间的距离S1为技术工艺可允许的最小距离。举例来说，在45纳米(nm)的技术中，距离S1可能约为60至90纳米。在另一实施例中，S1约小于60纳米。然而，任何本领域普通技术人员可理解通过形容所描述的尺寸范围仅仅为一例子，其将依所使用的不同形成技术而作改变。鳍Fin1和Fin2可由像是与下方基底20相同的材料所形成，其可由硅、硅化锗、碳化硅或类似材料所形成。外延层(epitaxial layer)22被形成在鳍Fin1及Fin2上方，并与实际上分开的鳍Fin1及Fin2相互电性连接。形成在鳍Fin1上方外延层22的部分与形成在鳍Fin2上方外延层22的部分合并形成一连续的半导体层22。外延层22可能有一不同于鳍Fin1及Fin2的合成物。源极/漏极硅化区域24可能形成在外延层22上方。一接触点，可能为接触点VSS-contact或接触点PD-D(参照图2)，其被形成在源极/漏极硅化区域24上方，因此电性连接于鳍Fin1及Fin2。在一实施例中，接触点VSS-contact及PD-D水平地介于鳍Fin1及Fin2之间，虽然其接触点也可直接通过任一或两者的鳍Fin1及Fin2而形成。在此实施例中，若从上方视角来看，接触点VSS-contact及PD-D可能为方形形状(图2)。
图3B说明另一实施例，其中可以是无外延层(以虚线所示)形成在鳍Fin1及Fin2上方，或是有外延层22形成，但在鳍Fin1及Fin2上方外延层22的部分并无合并。接触点VSS-contact直接延伸与次下拉晶体管PD-11及PD-12的源极相连接。接触点PD-D直接延伸与次下拉晶体管PD-11及PD-12的漏极相连接。在此实施例中，接触点VSS-contact及PD-D可能为一矩形(从上方视角来看)有不同的宽度及长度。
参照之前的图2，依据观察，在次下拉晶体管PD-11及PD-12的源极及漏极中，鳍Fin1及Fin2的部分实际上完全不相连接。此友善过程(processfriendly)会因加入鳍Fin1及Fin2而导致严重的工艺困难，特别是当45纳米或使用更小的技术之下。若介于鳍Fin1及Fin2之间的距离S1很小，此问题甚至会更严重。然而，通过使用图3A或图3B中的设计，鳍Fin1及Fin2可被电性地相互连接而不会导致工艺中的困难。再者，介于鳍Fin1和Fin2之间的距离S1可能减少为被形成技术所允许的最小距离。因此，各别的静态随机存取存储器元件只占用了一小芯片区域。
鳍部分Fin2-3从鳍Fin1被间隔开距离S2，其距离大于距离S1。在一实施例中，距离S2比距离S1约大于125百分比、150百分比或甚至180百分比。因此，接触点BL-contact，其与传输门晶体管PG1的源极/漏极相连接，将所需用电地与传输门晶体管PG1及虚拟晶体管Dummy1各别的源极/漏极区域相互连接。
图4说明如图1所示的静态随机存取存储器的一替代配置图。除了详细说明之外，在图4至图7中相同的参考数字即表示图2至图3B中相同的元件，因此，将不再重复叙述。图4中的实施例基本上与图2中的实施例相同，除了鳍部分Fin2-3与邻近的静态随机存取存储器元件的鳍部分Fin2-3不相连接。作为对比，在图2中，静态随机存取存储器元件的鳍部分Fin2-3延伸所有路径至一边界，并与邻近的静态随机存取存储器元件的鳍部分Fin2-3形成一单连续鳍。图4也说明切断门Cut-gate的模块，其为在另一转印掩模(lithoghaph mask)的模块。鳍的形成包括形成鳍的步骤以及移除不需要的部分的步骤，其中模块Cut-gate被用来移除鳍不需要的部分。依据观察，距离S2大于距离S1，很容易截断鳍Fin2而没有造成鳍Fin1意外被截断。因此截断鳍Fin2，而鳍部分Fin2-3的盖端(end cap)Fin-End被从所有单元边界中隔开。
图5说明如图1所示的静态随机存取存储器的一替代配置图。在此实施例中，直鳍Fin3被增加，以及平行于直鳍Fin1。介于鳍Fin1和Fin3之间的距离S3可能相等或大于距离S1。下拉晶体管PD因此可能为一三鳍(triple-fin)晶体管，包括次下拉晶体管PD-11、PD-12及PD-13。接触点VSS-contact和PD-D基本上可能与在图3A与图3B中使用相同结构的次下拉晶体管PD-11、PD-12及PD-13的源极及漏极相连接，此晶体管可通过外延层或大接触点，而可直接延伸及电性地与三鳍Fin1、Fin2和Fin3相连接。
传输门晶体管PG1(被标示为PG-11及PG-12)为一双鳍晶体管，包括次传输门晶体管PG-11及PG-12。接触点VSS-contact及PD-D基本上可能与在图3A或图3B中使用相同结构的PD-11、PD-12及PD-13的次下拉晶体管的源极及漏极相连接。静态随机存取存储器元件有一beta比约等于1.5。再者，上拉晶体管PU1为由次上拉晶体管PU-11及PU-12所形成的一双鳍晶体管，其次上拉晶体管由鳍Fin4和Fin5以及栅极长条G1所形成。接触点VCC-contact可能基本上与在图3A或图3B中使用相同结构的上拉晶体管的源极相连接。因此，此静态随机存取存储器元件有一alpha值约等于1。
图6说明如图1所示的静态随机存取存储器的一替代配置图。此实施例基本上与图5中的实施例相同，除了鳍部分Fin2-3与邻近的静态随机存取存储器元件的鳍部分Fin2-3’不相连接。同样地，切断门Cut-gate可被用来截断鳍Fin2。因此，鳍Fin2的盖端Fin-End被从所有单元边界中隔开。同样地，距离S2大于距离S1，很容易截断鳍Fin2而没有造成鳍Fin1被截断。
图7说明依照另一实施例中如图1所示的另一静态随机存取存储器的配置图。在此实施例中，鳍Fin1、Fin2及Fin3全部平行，也可能全部直立。鳍Fin1和Fin3有一距离S1，其可能为被形成技术所允许的最小距离。鳍Fin1和Fin2有一大于距离S1的距离S2。距离S1及S2的示范数值(参照图3)在之前的段落中已被讨论，因此，在此将不再重复。
在图7中，有一微小距离介于鳍Fin1及Fin3之间，次下拉晶体管PD-11及PD-13的源极区域(及漏极区域)基本上与使用图3A或图3B中所示相同结构(例如，通过接触点VSS-contract1)而相互连接。另一方面，距离S2为足够的，因此，次下拉晶体管PD-11及PD-12的源极区域(及漏极区域)，并无使用与图3A或图3B中所示相同结构进行连接。作为代替，接触点VSS-contact2(与次下拉晶体管PD-12的源极相连接)通过金属导线M1-connect而与次下拉晶体管PD-11及PD-13的源极电性地相连接。金属导线M1-connect可能在金属化层的底部(通常为M1，请参照图3A及图3B)，接近地躺在接触点VSS-contact1及VSS-contact2上方。次下拉晶体管PD-11、PD-12及PD-13的漏极端连结基本上可能与源极端相同。
传输门晶体管PG1(包括以及被标示为PG-11及PG-12)为一双鳍晶体管包括由鳍Fin3及栅极长条G2所形成的次传输门晶体管PG-11，由鳍Fin1及栅极长条G2所形成的次传输门晶体管PG-12。由观察可知，栅极长条G2也延伸穿过鳍Fin2。虚拟晶体管Dummy1的源极/漏极区域Dummy1-SD用电地从位元线接触点BL-contact断开，因此晶体管Dummy1也为一虚拟晶体管，其无法同时开启及关闭次传输门晶体管PG-11及PG-12。因此，如图7所示，静态随机存取存储器元件的beta比可能约为1.5。同样地，alpha比约为1。
在此实施例中，下拉晶体管的多鳍被电性地相连接，实际上是不相连接的。这可能可通过将鳍弯曲或是形成虚拟晶体管来达成。各别的配置图为友善过程，尤其是小规模的集成电路，举例来说，45纳米或者更小。各别静态随机存取存储器元件的beta比增加至大于1，单元稳定性因此被改善。
虽然文中将具体实施例及其优点作了详尽的描述，但在不背离本发明的精神与范畴内的各种经改变、调整与置换的实施例仍受所附的权利要求所保护。再者，本文中所呈现的具体应用并无意将保护范围局限于说明书中所提及的特定工艺、仪器、制造方式以及各种物质、步骤、方法与手段的组合。任何本领域普通技术人员可轻易由本文所公开的发明，利用无论是已存在的或尚未开发的工艺、仪器、制造方式以及各种物质、步骤、方法与手段的组合，实现与本发明中的实施例相同的原理或实际结果。因此，本发明的保护范围将以所附的权利要求所界定的范围为准，且每一权利要求皆有相对应的具体实施例，这些权利要求或具体实施例的组合也在本发明所公开的范围内。

Claims (10)

1.一种集成电路结构，包括：
一静态随机存取存储器单元，包括
一第一直鳍；
一弯鳍，实际上不与该第一直鳍相连接，其中该弯鳍包括一第一部分及一第二部分皆平行于该第一直鳍，其中该弯鳍的第一部分与该第一直鳍有一第一距离，以及该弯鳍的第二部分与该第一直鳍有一大于该第一距离的一第二距离；
一该弯鳍的第三部分，不平行于该第一直鳍以及与该第一部分及该第二部分相互连接；
一下拉晶体管，包括一第一栅极长条的一部分，其中该第一栅极长条形成一第一及一第二次下拉晶体管，该第一及一第二次下拉晶体管分别有该第一直鳍及该弯鳍的第一部分；以及
一传输门晶体管，包括一第二栅极长条的一部分，其中该第二栅极长条形成一有该第一直鳍的第一次传输门晶体管，其中在该下拉晶体管的鳍的数目大于在该传输门晶体管的鳍的数目。
2.根据权利要求1所述的集成电路结构，还包括一第二直鳍平行于该第一直鳍，其中该下拉晶体管还包括一第三次下拉晶体管，该第三次下拉晶体管包括该第二直鳍的一第一部分，其中该传输门晶体管还包括一第二次传输门晶体管，该第二次传输门晶体管包括该第二直鳍的一第二部分。
3.根据权利要求1所述的集成电路结构，其中该第一距离实质上相等于该集成电路的形成技术所允许的一最小距离，其中该集成电路结构还包括：
一第一外延半导体区域，在该第一直鳍的一部分上方；
一第二外延半导体区域，在该弯鳍的该第一部分上方，且与该第一外延半导体区域形成一连续半导体区域；以及
一接触塞，水平地介于该第一直鳍和该弯鳍之间，其中该接触塞与该第一及该第二外延半导体区域电性地相连接。
4.根据权利要求1所述的集成电路结构，其中该第一距离实质上相等于集成电路的形成技术所允许的一最小距离，其中该集成电路结构还包括一接触塞直接延伸，电性地与该第一直鳍及该弯鳍相连接。
5.根据权利要求1所述的集成电路结构，其中该弯鳍的第二部分延伸至该静态随机存取存储器单元的一边界，及形成具有该第二栅极长条的一虚拟晶体管，其中该弯鳍的第二部分与一附加静态随机存取存储器单元中的附加虚拟晶体管的一附加鳍形成一连续半导体鳍。
6.一种集成电路结构，包括：
一静态随机存取存储器单元，包括
一第一直鳍；
一弯鳍，有一第一部分及一第二部分皆平行于该第一直鳍，其中该弯鳍的第一部分与该第一直鳍有一第一距离，以及该弯鳍的第二部分与该第一直鳍有一大于该第一距离的一第二距离；
一该弯鳍的第三部分，不平行于该第一直鳍，与该第一部分及该第二部分互相连接；
一下拉晶体管，包括一第一栅极长条的一部分，其中该第一栅极长条形成一第一及一第二次下拉晶体管，该第一及一第二次下拉晶体管分别有该第一直鳍及该弯鳍的第一部分；以及
一传输门晶体管，包括一第二栅极长条的一部分，其中该第二栅极长条形成一有该第一直鳍的第一次传输门晶体管，及有该弯鳍的第二部分的一虚拟晶体管。
7.根据权利要求6所述的集成电路结构，还包括一第二直鳍，其中该下拉晶体管还包括一第三次下拉晶体管，该第三次下拉晶体管包括该第二直鳍的一第一部分及该第一栅极长条的一附加部分，其中该传输门晶体管还包括一第二次传输门晶体管，该第二次传输门晶体管包括该第二直鳍的一第二部分及该第二栅极长条的一附加部分。
8.根据权利要求7所述的集成电路结构，其中该弯鳍的第二部分延伸至该静态随机存取存储器单元的一边界，以及在一附加静态随机存取存储器单元中的附加虚拟晶体管的一附加鳍形成一连续半导体鳍。
9.一种集成电路结构，包括：
一静态随机存取存储器单元，包括
一第一直鳍；
一第二直鳍；实际上与该第一直鳍不相连接，但平行于该第一直鳍；
一下拉晶体管，包括一第一栅极长条的一部分，其中该第一栅极长条形成一第一及一第二次下拉晶体管，该第一及一第二次下拉晶体管分别有该第一直鳍的第一部分及该第二直鳍的第一部分；以及
一传输门晶体管，包括一第二栅极长条的一部分，其中该第二栅极长条形成有该第一直鳍的第二部分的该传输门晶体管的一第一次传输门晶体管，其中该第二栅极长条直接延伸于该第二直鳍的第二部分之上而形成一虚拟晶体管；以及
一第三直鳍，实际上与该第一直鳍及该第二直鳍不互相连接，且平行于该第一直鳍及该第二直鳍，其中该第一直鳍与该第三直鳍有一第一距离，及该第一直鳍与该第二直鳍有大于该第一距离的一第二距离，其中该第一栅极长条更直接延伸穿越该第三直鳍上方用以形成该下拉晶体管的一第三次下拉晶体管，以及该第二栅极长条更直接延伸穿越该第三直鳍上方用以形成该传输门晶体管的一第二次传输门晶体管。
10.根据权利要求9所述的集成电路结构，其中该第二直鳍延伸至该静态随机存取存储器元件的一边界，以及与一附加静态随机存取存储器单元中一附加虚拟晶体管的一附加鳍形成一连续半导体鳍。
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