CN101075616A - 线型半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及一种高性能线型半导体器件及其制造的经济方法。该线型半导体器件包括半导体衬底、至少一个半导体线、公共栅极电极和栅极绝缘层。该半导体衬底包括体、突出于该体之上的一对支承柱、以及突出于该体之上并具有连接到该支承柱对的端部的至少一个鳍。该至少一个半导体线形成为与所述至少一个鳍分隔开且具有连接到所述支承柱对的端部。该公共栅极电极形成为包围所述至少一个半导体线的表面。该栅极绝缘层置于所述至少一个半导体线与所述公共栅极电极之间。
Description
技术领域
本发明涉及半导体器件及其制造方法，更特别地，涉及线型(wire-type)半导体器件及其制造方法。
背景技术
随着半导体器件的集成密度增大，更严格的设计规则应用于半导体器件的元件。尤其是，在需要大量晶体管的半导体器件中，作为半导体器件制造中应用的标准设计规则的栅极长度较短，因此沟道长度减小。这样的晶体管的沟道长度减小导致短沟道效应。
这样的短沟道效应使得难以控制晶体管，且因此晶体管的截止电流(off-current)增大。结果，晶体管的可靠性例如关于存储器的刷新特性变差。近年来，已经研究了具有薄的体结构的晶体管以抑制在常规平面晶体管中成问题的短沟道效应，且同时增大操作电流。
例如，David M.Fried等人的美国专利No.6664582公开了一种Fin-FET和鳍形存储单元。然而，由于这样的Fin-FET利用绝缘体上硅(SOI)衬底制造，所以制造成本高，且整个鳍不能用作沟道区。结果，对增大操作电流即存储单元的速度存在限制。为此，正在对具有例如线型沟道的晶体管结构进行研究，该结构中整个鳍可用作沟道区。
发明内容
本发明提供一种具有被抑制的短沟道效应的高性能半导体器件。
本发明提供一种制造该半导体器件的经济的方法。
根据本发明的一个方面，提供一种线型半导体器件，包括：半导体衬底、至少一个半导体线、公共栅极电极、以及栅极绝缘层。该半导体衬底包括体(body)、突出在该体之上的一对支承柱(support pillar)、以及至少一个鳍，其突出在该体之上且具有连接到所述支承柱对的端部。所述至少一个半导体线形成为与所述至少一个鳍分隔开且具有连接到所述支承柱对的端部。该公共栅极电极形成为包围所述至少一个半导体线的表面。该栅极绝缘层置于所述至少一个半导体线与所述公共栅极电极之间。
所述至少一个半导体线可通过蚀刻该半导体衬底形成。多个半导体线可形成在所述半导体衬底上所述至少一个鳍上方。
所述支承柱的每个可包括凹进部分。
所述公共栅极电极可覆盖所述半导体衬底上所述鳍的上部分，栅极绝缘层可进一步形成在所述公共栅极电极与所述半导体衬底上所述至少一个鳍之间。
根据本发明的另一方面，提供一种制造线型半导体器件的方法，该方法包括下列工艺。半导体衬底被选择性地蚀刻从而形成突出在该半导体衬底的体的上方的一对支承柱、以及至少一个鳍，所述至少一个鳍突出在所述体的上方且具有连接到所述支承柱对的端部。器件绝缘层形成在所述半导体衬底的所述体上从而暴露所述至少一个鳍的上部分。间隔物绝缘层形成在所述至少一个鳍的侧壁上，其被所述器件绝缘层暴露。该至少一个鳍的一部分通过利用该间隔物绝缘层作为蚀刻掩模以预定厚度蚀刻该器件绝缘层而被暴露。通过部分去除所述至少一个鳍的该暴露部分而形成隧道(tunnel)，由此产生与所述至少一个鳍分隔开且具有连接到所述支承柱对的端部的至少一个半导体线。栅极绝缘层形成在该至少一个半导体线上。公共栅极电极形成在该栅极绝缘层上，从而包围该至少一个半导体线。
通过重复所述间隔物绝缘层的形成、所述至少一个鳍的所述部分的暴露、以及通过去除所述至少一个鳍的所述暴露部分而形成所述隧道，可分别在所述至少一个鳍之上形成多个半导体线，其中每个半导体线与所述至少一个鳍分隔开，且该半导体线的两端连接到所述支承柱对。
该方法还包括使所述至少一个半导体线球面化。
附图说明
通过参照附图详细描述其示例性实施例，本发明的以上和其他特征和优点将变得更加明显，附图中：
图1是根据本发明一实施例的线型半导体器件的透视图；
图2是沿线II-II′截取的图1的线型半导体器件的剖视图；
图3是沿线III-III′截取的图1的线型半导体器件的剖视图；
图4是根据本发明另一实施例的线型半导体器件的透视图；
图5是沿线V-V′截取的图4的线型半导体器件的剖视图；
图6是沿线VI-VI′截取的图4的线型半导体器件的剖视图；
图7至14是透视图，用于说明根据本发明一实施例制造线型半导体器件的方法。
具体实施方式
现在将参照附图更全面地描述本发明，附图中示出本发明的示例性实施例。但是，本发明可以以许多不同形式实施，不应解释为局限于这里提出的实施例；而是，提供这些实施例使得本公开将彻底和完整，且将向本领域技术人员充分传达本发明的概念。附图中，为了清晰起见而放大了元件的尺寸。
下面描述的本发明的实施例中，线型半导体器件指的是具有线构造的沟道的半导体器件。在大多数线型半导体器件中，形成沟道的半导体线具有纳米级尺寸。因此，术语“纳米线半导体器件”亦可被使用。此外，在根据本发明的一个实施例中，根据本发明的线型半导体器件的结构可形成存储器件的一部分。
根据本发明一实施例的线型半导体器件包括至少一个鳍和至少一个半导体线。鳍的数量和半导体线的数量在本发明中不限制。图中的鳍和半导体线仅用于示例目的。
图1是根据本发明一实施例的线型半导体器件的透视图。图2是沿图1的II-II′线截取的线型半导体器件的剖视图。图3是沿图1的III-III′线截取的线型半导体器件的剖视图。
参照图1至3，线型半导体器件包括半导体衬底，四个半导体线120a、120b、125a和125b，栅极绝缘层150，以及公共栅极电极160。半导体线120a、120b、125a和125b可以用作沟道。公共栅极电极160可同时控制半导体线120a、120b、125a和125b。栅极绝缘层150将公共栅极电极160与各半导体线120a、120b、125a和125b绝缘。下面将详细描述每个元件。
半导体衬底可包括体105、一对支承柱110和115、以及一对鳍120和125。半导体衬底可以是块晶片。在此情况下，体105、支承柱110和115、以及鳍120和125可以由相同材料形成。例如，半导体衬底可以是块硅晶片、块锗晶片、或块硅锗晶片。
体105可占据大部分半导体衬底。体105的形状在本发明中不特别限制。例如，体105可以是半导体衬底的除了支承柱110和115以及鳍120和125之外的部分。支承柱110和115向上突出且可布置为彼此面对。鳍120和125彼此分隔开，鳍120和125的每个的两端分别连接到支承柱110和115。
半导体线120a、120b、125a和125b与鳍120和125分隔开。半导体线120a、120b、125a和125b的每个的两端连接到支承柱110和115且被其支承。例如，半导体线120a、120b、125a和125b可以通过蚀刻半导体衬底而形成。因此，体105、支承柱110和115、以及鳍120和125可由相同材料形成。例如，当半导体衬底是块半导体晶片时，半导体线120a、120b、125a和125b可通过蚀刻所述块半导体晶片而形成，以代替形成为单独的半导体外延层。
半导体线120a、120b、125a和125b可具有圆柱形状，即圆形横截面。然而，半导体晶片120a、120b、125a和125b的形状在本发明中不特别限制。例如，半导体线120a、120b、125a和125b可具有矩柱形状、椭圆柱形状、或者三角柱形状。半导体线120a、120b、125a和125b可布置在与鳍120和125相同的行中。在此情况下，布置于第一鳍120之上的半导体线的数量可以与布置在第二鳍125之上的半导体线的数量相同。例如，第一对半导体线120a和120b布置在与第一鳍120相同的行中，第二对半导体线125a和125b布置在与第二鳍125相同的行中。
公共栅极电极160形成为围绕半导体线120a、120b、125a和125b。换言之，公共栅极电极160可同时控制半导体线120a、120b、125a和125b。当导通电压施加到公共栅极电极160时，沟道可同时形成在半导体线120a、120b、125a和125b中。在此情况下，因为公共栅极电极160完全包围半导体线120a、120b、125a和125b的每个，所以沟道可均匀地形成在每个半导体线120a、120b、125a和125b的表面或内部。
供选地，公共栅极电极160可形成为还覆盖第一和第二鳍120和125的上部分。在此情况下，第一和第二鳍120和125的每个的上部分的上区域可以用作沟道。公共栅极电极160可包括多晶硅层、金属层、金属硅化物层或其复合层。
器件绝缘层130可形成在体105上，暴露支承柱110和115的至少一部分。例如，器件绝缘层130可包括氧化物层或氮化物层。当第一和第二鳍120和125的上部分用作沟道时，第一和第二鳍120和125的上部分可形成为通过器件绝缘层130暴露。公共栅极电极160可通过器件绝缘层130与半导体衬底的体105绝缘。
栅极绝缘层150置于公共栅极电极160与半导体线120a、120b、125a和125b的每个之间。此外，栅极绝缘层150还可置于第一和第二鳍120和125的每个的顶表面与公共栅极电极160之间。栅极绝缘层150将半导体衬底与公共栅极电极160绝缘，且具有可适当控制形成在半导体线120a、120b、125a和125b及/或第一和第二鳍120和125中的沟道的特定厚度。例如，栅极绝缘层150可包括氧化物层或高介电常数层。
半导体线120a、120b、125a和125b的每个在公共栅极电极160两侧的端部可被掺杂以第一导电类型杂质从而用作源区S和漏区D。源区S和漏区D可延伸到支承柱110和115。换言之，支承柱110和115可被掺杂以与源区S和漏区D中所使用的相同的第一导电类型杂质。半导体线120a、120b、125a和125b的沟道部分可被掺杂以第二导电类型杂质。例如，第一导电类型杂质可以是n型杂质，第二导电类型杂质可以是p型杂质。供选地，第一导电类型杂质可以是p型杂质，第二导电类型杂质可以是n型杂质。
在根据本发明上述实施例的线型半导体器件中，多个半导体线120a、120b、125a和125b并联连接到支承柱110和115，这样，可以提供高操作电流。因此，线型半导体器件以高性能操作。另外，半导体线120a、120b、125a和125b可以被公共栅极电极160高效地控制。特别地，可以通过改变半导体线120a、120b、125a和125b的数量来获得所需操作电流水平。
另外，根据本发明上述实施例的线型半导体器件通过使用具有小截面积的半导体线120a、120b、125a和125b可抑制短沟道效应。在薄体结构中短沟道效应一般被抑制。
下面，将详细描述根据本发明另一实施例的线型半导体器件。图4是根据本发明另一实施例的线型半导体器件的透视图。图5是沿线V-V′截取的图4的线型半导体器件的剖视图。图6是沿线VI-VI′截取的图4的线型半导体器件的剖视图。图4至6的线型半导体器件修改自图1至3的线型半导体器件。在图1至6所示的两个实施例中，相似的附图标记表示相似的元件，因此不再重复其说明。
参照图4至6，根据本发明另一实施例的线型半导体器件包括半导体衬底，四个半导体线120a、120b、125a和125b，栅极绝缘层150，以及公共栅极电极160。与图1至3中的线型半导体器件不同，半导体衬底上的第一和第二支承柱110和115分别包括一对凹进部分112a和112b以及一对凹进部分117a和117b。
凹进部分112a和112b是第一支承柱110的部分，其具有较小宽度。凹进部分112a和112b沿第一支承柱110的侧面形成且可具有不同高度。凹进部分117a和117b是第二支承柱115的部分，其具有较小宽度。凹进部分117a和117b沿第二支承柱115的侧面形成且可具有不同高度。上凹进部分112a和117a可形成在上半导体线120a和125a与下半导体线120b和125b之间。下凹进部分112b和117b可形成在下半导体线120b和125b与鳍120和125之间。
下面，参照图7至14描述根据本发明一实施例的制造线型半导体器件的方法。
参照图7，半导体衬底被选择性蚀刻从而形成一对支承柱110和115以及鳍120′和125′，其突出于半导体衬底的体105上。鳍120′和125′的两端通过连接到支承柱110和115而被其支承。例如，半导体衬底可以是块半导体晶片，例如硅晶片、锗晶片、或硅锗晶片。
特别地，暴露支承柱110和115以及鳍120′和125′的掩模图案(未示出)形成在半导体衬底上。接着，半导体衬底利用该掩模图案作为蚀刻掩模被蚀刻至预定深度，从而形成支承柱110和115以及鳍120′和125′。供选地，为了精确地控制鳍120′和125′的宽度，具有间隔物形状的掩模图案可以被使用。在此情况下，支承柱110和115以及鳍120′和125′可通过单独工艺形成。
器件绝缘层130形成在体105上使得暴露支承柱110和115以及鳍120′和125′的上表面。鳍120′和125′的突出于器件绝缘层130之上的上部分的高度决定后面形成的上半导体线120a和125a(图10)的尺寸。例如，绝缘层(未示出)利用化学气相沉积(CVD)形成于体105上。接着，绝缘层被平坦化且被蚀刻预定厚度，由此产生器件绝缘层130。例如，器件绝缘层130可包括氧化物层或氮化物层。
下面将参照图8至10描述形成上半导体线120a和125a的工艺。
参照图8，第一缓冲绝缘层135a和第一间隔物绝缘层140a顺序形成在突出于器件绝缘层130之上的支承柱110和115以及鳍120′和125′的暴露上部分的侧壁上。第一缓冲绝缘层135a可减轻第一间隔物绝缘层140a的应力。供选地，在根据本发明的另一实施例中，第一缓冲绝缘层135a可不形成。
例如，第一缓冲绝缘层135a可包括氧化物层，第一间隔物绝缘层140a可包括氮化物层或氧氮化物层。第一间隔物绝缘层140a可通过形成且各向异性蚀刻绝缘层(未示出)而形成。第一间隔物绝缘层140a可相对于器件绝缘层130具有蚀刻选择性。
参照图9，器件绝缘层130利用第一间隔物绝缘层140a作为蚀刻掩模被蚀刻预定厚度。结果，第一间隔物绝缘层140a与器件绝缘层130之间的支承柱110和115(图8)以及鳍120′和125′(图8)的部分被暴露。例如，器件绝缘层130可利用各向同性湿蚀刻被蚀刻预定厚度。
接着，支承柱110和115以及鳍120′和125′的暴露部分被氧化从而形成第一牺牲氧化物层145a。在此情况下，第一牺牲氧化物层145a也可同时形成在支承柱110和115以及鳍120′和125′的顶表面上。在氧化工艺中，鳍120′和125′的全部暴露部分被氧化。
因为支承柱110和115具有比鳍120′和125′更大的宽度，所以第一牺牲氧化物层145a形成在支承柱110和115的表面上。这样，控制氧化时间从而氧化鳍120′和125′的全部暴露部分以及支承柱110和115的暴露部分的表面部分。
然而，在本发明另一实施例中，支承柱110和115的侧壁可以不被氧化。在此情况下，第一牺牲氧化物层145a仅形成在鳍120′和125′上。
参照图10，第一牺牲氧化物层145a(图9)、第一缓冲绝缘层135a和第一间隔物绝缘层140a被去除，从而形成上隧道(未示出)。结果，鳍120′和125′的高度减小，上半导体线120a和125a被形成。上半导体线120a和125a通过上隧道与鳍120′和125′分隔开。上半导体线120a和125a的每个的两端连接到支承柱110和115。换言之，上半导体线120a和125a可以是鳍120′和125′(图9)的通过上隧道从其分隔开的边缘部分。当形成上隧道时，鳍120′和125′的残其余上部分可通过器件绝缘层130被暴露。
上凹进部分112a和117a可以与半导体线120a和125a的形成同时地形成在支承柱110和115的侧壁上。然而，在本发明的另一实施例中，当第一牺牲氧化物层145a(图9)不形成在支承柱110和115上时，上凹进部分112a和117a可以不被形成。
特别地，第一牺牲氧化物层145a、第一缓冲绝缘层135a和第一间隔物绝缘层140a可利用湿蚀刻被去除。第一牺牲氧化物层145a和第一缓冲绝缘层135a可以利用含氟酸的湿蚀刻溶液被去除。第一间隔物绝缘层140a可利用含磷酸的湿蚀刻溶液被去除。
在根据本发明的另一实施例中，上隧道可利用蚀刻形成而不进行参照图9描述的氧化工艺。
下面将参照图11至13描述形成下半导体线120b和125b的工艺。例如，图11至13示出一工艺，其对鳍120′和125′重复进行图8至10的工艺。因此，这里可以参考图8至10的说明。
参照图11，第二缓冲绝缘层135b和第二间隔物绝缘层140b顺序形成从而覆盖突出于器件绝缘层130之上的支承柱110和115以及鳍120′和125′的暴露部分的侧壁。因此，第一缓冲绝缘层135b和第二间隔物绝缘层140b形成为高于图8中的第一缓冲绝缘层135a和第一间隔物绝缘层140a。
参照图12，器件绝缘层130利用第二间隔物绝缘层140b作为蚀刻掩模被蚀刻预定厚度。结果，第二间隔物绝缘层140b与器件绝缘层130之间的支承柱110和115以及鳍120′和125′的部分被暴露。
接着，支承柱110和115以及鳍120′和125′的暴露部分被氧化，从而形成第二牺牲氧化物层145b。在此情况下，第二牺牲氧化物层145b也可同时形成在支承柱110和115以及鳍120′和125′的顶表面上。
参照图13，第二牺牲氧化物层145b(图12)、第二缓冲绝缘层135b和第二间隔物绝缘层140b被去除，从而形成下隧道(未示出)。结果，形成通过下隧道与鳍120和125分隔开的下半导体线120b和125b。下半导体线120b和125b的每个的两端连接到支承柱110和115。换言之，下半导体线120b和125b可以是鳍120′和125′(图12)的通过下隧道从其分隔开的边缘部分。当形成下隧道时，鳍120和125的上部分通过器件绝缘层130被暴露。
下凹进部分112b和117b可以与下半导体线120b和125b的形成同时地形成在支承柱110和115的侧壁上。然而，如上所述，下凹进部分112b和117b可以不形成在支承柱110和115上。
在本发明的另一实施例中，不采用参照图10描述的工艺，通过在图13的工艺中同时或顺序去除第一牺牲氧化物层145a(图9)和第二牺牲氧化物层145b(图12)，可同时或顺序形成上隧道和下隧道。
参照图14，栅极绝缘层150和公共栅极电极160被形成。例如，栅极绝缘层150可通过热氧化上和下半导体线120a、125a、120b和125b的表面而形成。栅极绝缘层150也可形成在鳍120和125的顶表面上。
公共栅极电极160形成在栅极绝缘层150上从而包围上和下半导体线120a、125a、120b和125b。另外，公共栅极电极160还可覆盖鳍120和125的顶表面。公共栅极电极160通过器件绝缘层130与体105绝缘。例如，公共栅极电极160可利用光刻构图法或镶嵌法(damascene method)形成。
另一方面，在形成栅极绝缘层150之前，上和下半导体线120a、125a、120b和125b的表面可以进一步被球面化。球面化工艺(sphericalizing process)可通过热氧化上和下半导体线120a、125a、120b和125b的表面来进行。可选地，热氧化物层可以在形成栅极绝缘层150之间被去除。
另外，源和漏区(未示出)可通过用杂质掺杂公共栅极电极160两侧上和下半导体线120a、125a、120b和125b以及支撑之110和115的部分而形成。随后，利用本领域技术人员公知的本发明与其有关的一般方法形成金属互连。
在根据本发明上述实施例的制造线型半导体器件的方法中，块半导体衬底被使用，使得制造成本低于使用常规SOI衬底时的成本。
在根据本发明上述实施例的制造线型半导体器件的方法中，鳍120和125的数量以及半导体线120a、125a、120b和125b的数量是示例性的，因此可以改变。例如，可以通过省略参照图10至13描述的工艺而不形成下半导体线120b和125b。供选地，通过重复参照图10至13描述的工艺可形成额外的半导体线(未示出)。另外，支承柱110和115可形成为半导体衬底上的阵列。
虽然已经参照其示例性实施例特别显示和描述了本发明，但是本领域技术人员将理解，在不偏离所附权利要求定义的本发明的思想和范围的情况下，可进行形式和细节上的各种改变。
Claims (20)
1.一种线型半导体器件，包括：
半导体衬底，包括体、突出于该体之上的一对支承柱、以及突出于该体之上且具有连接到所述支承柱对的端部的至少一个鳍；
至少一个半导体线，其形成为与所述至少一个鳍分隔开且具有连接到所述支承柱对的端部；
公共栅极电极，形成为包围所述至少一个半导体线的表面；以及
栅极绝缘层，置于所述至少一个半导体线与所述公共栅极电极之间。
2.根据权利要求1的线型半导体器件，其中所述至少一个半导体线通过蚀刻该半导体衬底形成。
3.根据权利要求2的线型半导体器件，其中所述半导体衬底包括块硅晶片、块锗晶片和块硅锗晶片之一。
4.根据权利要求2的线型半导体器件，其中多个半导体线形成在所述半导体上所述至少一个鳍之上。
5.根据权利要求2的线型半导体器件，其中多个鳍形成在该半导体衬底上，所述至少一个半导体线形成在该多个鳍之上。
6.根据权利要求2的线型半导体器件，其中所述支承柱的每个包括凹进部分。
7.根据权利要求2的线型半导体器件，其中所述支承柱对被掺杂以第一导电类型杂质，且被所述公共栅极电极包围的所述至少一个半导体线的部分被掺杂以具有与该第一导电类型杂质相反的导电性的第二导电类型杂质。
8.根据权利要求7的线型半导体器件，其中所述至少一个半导体线的端部分通过该公共栅极电极暴露，且被掺杂以该第一导电类型杂质。
9.根据权利要求1的线型半导体器件，其中该公共栅极电极覆盖该半导体衬底上该鳍的上部分，且栅极绝缘层进一步形成在该半导体衬底上该至少一个鳍与该公共栅极电极之间。
10.根据权利要求9的线型半导体器件，还包括该体上的器件绝缘层，该器件绝缘层暴露该半导体衬底上所述至少一个鳍的所述上部分。
11.一种制造线型半导体器件的方法，该方法包括：
选择性蚀刻半导体衬底从而形成突出于该半导体衬底的体之上的一对支承柱、以及突出于该体之上且具有连接到所述支承柱对的端部的至少一个鳍；
在该半导体衬底的体上形成器件绝缘层从而暴露该至少一个鳍的上部分；
在该至少一个鳍的通过该器件绝缘层暴露的侧壁上形成间隔物绝缘层；
利用该间隔物绝缘层作为蚀刻掩模通过以预定厚度蚀刻该器件绝缘层暴露该至少一个鳍的一部分；
通过部分去除该至少一个鳍的该暴露部分来形成隧道，由此产生与该至少一个鳍分隔开且具有连接到所述支承柱对的端部的至少一个半导体线；
在该至少一个半导体线上形成栅极绝缘层；以及
在该栅极绝缘层上形成公共栅极电极从而包围该至少一个半导体线。
12.根据权利要求11的方法，还包括通过重复该间隔物绝缘层的形成、该至少一个鳍的所述部分的暴露、以及通过去除该至少一个鳍的所述暴露部分形成所述隧道而在该至少一个鳍之上分别形成多个半导体线，其中该半导体线的每个与该至少一个鳍分隔开，且该半导体线的每个的两端连接到所述支承柱对。
13.根据权利要求12的方法，还包括球面化该至少一个半导体线。
14.根据权利要求11的方法，其中该球面化通过热氧化该至少一个半导体线的表面来进行。
15.根据权利要求11的方法，其中该器件绝缘层形成为还暴露该支承柱的上部分，且该间隔物绝缘层还形成在该支承柱的侧壁上，且该方法还包括通过与该至少一个鳍的所述暴露部分的部分去除同时地蚀刻该支承柱的所述暴露的上部分来形成凹进部分。
16.根据权利要求11的方法，其中该隧道的形成包括：
热氧化通过该间隔物绝缘层暴露的该至少一个鳍；以及
去除该至少一个鳍的该热氧化部分。
17.根据权利要求16的方法，其中该至少一个鳍的该热氧化部分的去除通过湿蚀刻进行。
18.根据权利要求11的方法，其中该栅极绝缘层还形成在该隧道下面该至少一个鳍的上部分上，且该公共栅极电极还覆盖该至少一个鳍的该上部分。
19.根据权利要求11的方法，其中该器件绝缘层包括氧化物层，且该间隔物绝缘层包括氮化物层或氧氮化物层。
20.根据权利要求11的方法，其中该半导体衬底包括块硅晶片、块锗晶片和块硅锗晶片之一。
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|---|---|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104347502A (zh) * | 2013-08-02 | 2015-02-11 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| TWI493715B (zh) * | 2011-12-23 | 2015-07-21 | Intel Corp | 具有奈米線或伴隨不同的材料方向或成分的半導體本體之共用基板半導體裝置 |
| CN106033769A (zh) * | 2015-03-12 | 2016-10-19 | 联华电子股份有限公司 | 纳米线结构及其制作方法 |
| CN111435644A (zh) * | 2019-01-11 | 2020-07-21 | 中国科学院上海微系统与信息技术研究所 | 环栅晶体管及其制备方法 |
Families Citing this family (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US7268058B2 (en) * | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
| US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| US7332439B2 (en) * | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US7279375B2 (en) * | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| US20070090416A1 (en) * | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| KR100707208B1 (ko) * | 2005-12-24 | 2007-04-13 | 삼성전자주식회사 | Ｇａａ 구조의 핀-펫 및 그 제조 방법 |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| JP2009021503A (ja) * | 2007-07-13 | 2009-01-29 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| KR101547326B1 (ko) * | 2008-12-04 | 2015-08-26 | 삼성전자주식회사 | 트랜지스터 및 그 제조방법 |
| US7893492B2 (en) * | 2009-02-17 | 2011-02-22 | International Business Machines Corporation | Nanowire mesh device and method of fabricating same |
| US8084308B2 (en) * | 2009-05-21 | 2011-12-27 | International Business Machines Corporation | Single gate inverter nanowire mesh |
| US8216902B2 (en) | 2009-08-06 | 2012-07-10 | International Business Machines Corporation | Nanomesh SRAM cell |
| JP4991814B2 (ja) | 2009-09-16 | 2012-08-01 | 株式会社東芝 | 半導体装置およびその製造方法 |
| FR2950481B1 (fr) * | 2009-09-18 | 2011-10-28 | Commissariat Energie Atomique | Realisation d'un dispositif microelectronique comprenant des nano-fils de silicium et de germanium integres sur un meme substrat |
| CN102117829B (zh) * | 2009-12-30 | 2012-11-21 | 中国科学院微电子研究所 | 鳍式晶体管结构及其制作方法 |
| US9029834B2 (en) | 2010-07-06 | 2015-05-12 | International Business Machines Corporation | Process for forming a surrounding gate for a nanowire using a sacrificial patternable dielectric |
| US8753942B2 (en) * | 2010-12-01 | 2014-06-17 | Intel Corporation | Silicon and silicon germanium nanowire structures |
| JP5562921B2 (ja) * | 2011-10-21 | 2014-07-30 | 株式会社東芝 | 半導体装置 |
| US9012284B2 (en) * | 2011-12-23 | 2015-04-21 | Intel Corporation | Nanowire transistor devices and forming techniques |
| TWI467666B (zh) * | 2011-12-28 | 2015-01-01 | Univ Nat Chiao Tung | 具有奈米線通道之半導體元件的製程及藉此形成之半導體元件 |
| KR101678405B1 (ko) * | 2012-07-27 | 2016-11-22 | 인텔 코포레이션 | 나노와이어 트랜지스터 디바이스 및 형성 기법 |
| US8735869B2 (en) | 2012-09-27 | 2014-05-27 | Intel Corporation | Strained gate-all-around semiconductor devices formed on globally or locally isolated substrates |
| US8679902B1 (en) | 2012-09-27 | 2014-03-25 | International Business Machines Corporation | Stacked nanowire field effect transistor |
| CN103730366B (zh) * | 2012-10-16 | 2018-07-31 | 中国科学院微电子研究所 | 堆叠纳米线mos晶体管制作方法 |
| US9224849B2 (en) * | 2012-12-28 | 2015-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistors with wrapped-around gates and methods for forming the same |
| US9006842B2 (en) | 2013-05-30 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tuning strain in semiconductor devices |
| US9349850B2 (en) | 2013-07-17 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermally tuning strain in semiconductor devices |
| US9035277B2 (en) | 2013-08-01 | 2015-05-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and fabricating the same |
| US11404325B2 (en) | 2013-08-20 | 2022-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Silicon and silicon germanium nanowire formation |
| US9184269B2 (en) * | 2013-08-20 | 2015-11-10 | Taiwan Semiconductor Manufacturing Company Limited | Silicon and silicon germanium nanowire formation |
| US9528194B2 (en) * | 2014-03-31 | 2016-12-27 | Taiwan Semiconductor Manufacturing Company Limited & National Taiwan University | Systems and methods for forming nanowires using anodic oxidation |
| US9953989B2 (en) | 2014-03-31 | 2018-04-24 | Taiwan Semiconductor Manufacturing Company Limited and National Taiwan University | Antifuse array and method of forming antifuse using anodic oxidation |
| KR102158963B1 (ko) * | 2014-05-23 | 2020-09-24 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| US9502518B2 (en) | 2014-06-23 | 2016-11-22 | Stmicroelectronics, Inc. | Multi-channel gate-all-around FET |
| US9917240B2 (en) | 2014-07-24 | 2018-03-13 | Samsung Electronics Co., Ltd. | Thermoelectric element, method of manufacturing the same and semiconductor device including the same |
| US9306019B2 (en) * | 2014-08-12 | 2016-04-05 | GlobalFoundries, Inc. | Integrated circuits with nanowires and methods of manufacturing the same |
| CN105097549A (zh) * | 2015-07-22 | 2015-11-25 | 上海华力微电子有限公司 | 一种全包围栅结构的制造方法 |
| KR102434993B1 (ko) * | 2015-12-09 | 2022-08-24 | 삼성전자주식회사 | 반도체 소자 |
| US9899416B2 (en) * | 2016-01-11 | 2018-02-20 | Samsung Electronics Co., Ltd. | Semiconductor device and fabricating method thereof |
| US9660033B1 (en) * | 2016-01-13 | 2017-05-23 | Taiwan Semiconductor Manufactuing Company, Ltd. | Multi-gate device and method of fabrication thereof |
| WO2018017677A1 (en) * | 2016-07-19 | 2018-01-25 | Tokyo Electron Limited | Three-dimensional semiconductor device and method of fabrication |
| US9905643B1 (en) * | 2016-08-26 | 2018-02-27 | International Business Machines Corporation | Vertically aligned nanowire channels with source/drain interconnects for nanosheet transistors |
| CN107887425B (zh) * | 2016-09-30 | 2020-05-12 | 中芯国际集成电路制造(北京)有限公司 | 半导体装置的制造方法 |
| US10269983B2 (en) * | 2017-05-09 | 2019-04-23 | Globalfoundries Inc. | Stacked nanosheet field-effect transistor with air gap spacers |
| US11374024B2 (en) * | 2017-12-27 | 2022-06-28 | Intel Corporation | Integrated circuits with stacked transistors and methods of manufacturing the same using processes which fabricate lower gate structures following completion of portions of an upper transistor |
| US11302790B2 (en) | 2018-02-23 | 2022-04-12 | Intel Corporation | Fin shaping using templates and integrated circuit structures resulting therefrom |
| US10332809B1 (en) * | 2018-06-21 | 2019-06-25 | International Business Machines Corporation | Method and structure to introduce strain in stack nanosheet field effect transistor |
| JP7030666B2 (ja) * | 2018-09-20 | 2022-03-07 | 株式会社東芝 | 半導体装置 |
| US11061146B2 (en) * | 2019-01-24 | 2021-07-13 | International Business Machines Corporation | Nanosheet radiation dosimeter |
| US10879379B2 (en) * | 2019-05-30 | 2020-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multi-gate device and related methods |
| CN113097301B (zh) * | 2020-01-08 | 2023-10-20 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及半导体结构的形成方法 |
| KR20220051884A (ko) | 2020-10-19 | 2022-04-27 | 삼성전자주식회사 | 반도체 소자 |
| US20230041159A1 (en) * | 2021-08-09 | 2023-02-09 | International Business Machines Corporation | Nanosheet transistor with ferroelectric region |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664582B2 (en) | 2002-04-12 | 2003-12-16 | International Business Machines Corporation | Fin memory cell and method of fabrication |
| US7456476B2 (en) * | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US6921700B2 (en) * | 2003-07-31 | 2005-07-26 | Freescale Semiconductor, Inc. | Method of forming a transistor having multiple channels |
| KR100625177B1 (ko) * | 2004-05-25 | 2006-09-20 | 삼성전자주식회사 | 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법 |
| KR100585157B1 (ko) * | 2004-09-07 | 2006-05-30 | 삼성전자주식회사 | 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법 |
| US7354831B2 (en) * | 2005-08-08 | 2008-04-08 | Freescale Semiconductor, Inc. | Multi-channel transistor structure and method of making thereof |
-
2006
- 2006-05-18 KR KR1020060044635A patent/KR100718159B1/ko active IP Right Grant
- 2006-11-30 CN CNA2006101631073A patent/CN101075616A/zh active Pending
-
2007
- 2007-03-06 JP JP2007055726A patent/JP2007311762A/ja active Pending
- 2007-03-16 US US11/723,074 patent/US7663166B2/en active Active
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI493715B (zh) * | 2011-12-23 | 2015-07-21 | Intel Corp | 具有奈米線或伴隨不同的材料方向或成分的半導體本體之共用基板半導體裝置 |
| US20160133735A1 (en) * | 2011-12-23 | 2016-05-12 | Annalisa Cappellani | Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition |
| US9559160B2 (en) | 2011-12-23 | 2017-01-31 | Intel Corporation | Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition |
| US9691843B2 (en) | 2011-12-23 | 2017-06-27 | Intel Corporation | Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition |
| US9847332B2 (en) | 2013-08-01 | 2017-12-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and fabricating the same |
| CN104347502A (zh) * | 2013-08-02 | 2015-02-11 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| CN104347502B (zh) * | 2013-08-02 | 2017-08-15 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| US10283508B2 (en) | 2013-08-02 | 2019-05-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and fabricating the same |
| US10692865B2 (en) | 2013-08-02 | 2020-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and fabricating the same |
| US10833084B2 (en) | 2013-08-02 | 2020-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and fabricating the same |
| CN106033769A (zh) * | 2015-03-12 | 2016-10-19 | 联华电子股份有限公司 | 纳米线结构及其制作方法 |
| CN111435644A (zh) * | 2019-01-11 | 2020-07-21 | 中国科学院上海微系统与信息技术研究所 | 环栅晶体管及其制备方法 |
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