CN101006587A - 具有沟道方向中的应力修改和电容减少特征部件的晶体管结构及其方法 - Google Patents

具有沟道方向中的应力修改和电容减少特征部件的晶体管结构及其方法 Download PDF

Info

Publication number
CN101006587A
CN101006587A CNA200580027628XA CN200580027628A CN101006587A CN 101006587 A CN101006587 A CN 101006587A CN A200580027628X A CNA200580027628X A CN A200580027628XA CN 200580027628 A CN200580027628 A CN 200580027628A CN 101006587 A CN101006587 A CN 101006587A
Authority
CN
China
Prior art keywords
transistor
stress
stress modification
active area
lining
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA200580027628XA
Other languages
English (en)
Inventor
陈建
迈克尔·A·门迪奇诺
万司·H·亚当斯
叶祖飞
文卡塔·R·科拉甘塔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN101006587A publication Critical patent/CN101006587A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Abstract

一种晶体管(40)包括具有外围的有源区，该外围具有相反的侧面；以及位于有源区中的源极(44)和漏极(42)。栅极(46)覆盖有源区的沟道区域，该沟道区域分隔源极(44)和漏极(42)。该晶体管(40)进一步包括至少一个应力修改特征部件(54)，其自源极侧面或者漏极侧面中的至少一个侧面处的有源区的边缘向沟道区域延伸，但是并不进入沟道区域。该至少一个应力修改特征部件(54)包括电介质。

Description

具有沟道方向中的应力修改和电容减少特征部件的晶体管结构及其方法
相关申请的交叉参考
本申请涉及与本申请共同提交的Chen等人的题为“TransistorStructure With Stress Modification and Capacitive Reduction Feature in aWidth Direction and Method Thereof”的申请(代理人卷号SC13329TP)，其整体内容在此处并入作为参考。
技术领域
本公开内容一般涉及半导体器件，更具体地，涉及一种晶体管结构以及制造具有沟道方向中的应力修改和电容减少特征部件的晶体管结构的方法。
背景技术
目前用于产生关于PFET器件的压缩应力的技术包括，在PFET晶体管的源极/漏极(S/D)区域中使用锗硅(SiGe)外延，并且提供PFET性能的改善。然而，该技术是非常复杂的。而且，为了实现该技术，存在许多集成的问题，例如，与SiGe外延、硅化物、S/D延伸分布控制等相关联的集成问题。
因此，理想的是，提供一种改进的晶体管结构以及制造该晶体管结构的方法，用于克服现有技术中的问题。
发明内容
根据一个实施例，晶体管包括具有外围的有源区，该外围具有相反的侧面；以及位于有源区中的源极和漏极。栅极覆盖有源区的沟道区域，该沟道区域分隔源极和漏极。该晶体管进一步包括至少一个应力修改特征部件，其自源极侧面或者漏极侧面中的至少一个侧面处的有源区的边缘向沟道区域延伸，但是并不进入沟道区域。该至少一个应力修改特征部件包括电介质。
附图说明
本公开内容的实施例借助于示例说明，并且不受附图的限制，在附图中相似的参考符号表示相似的元件，其中
图1是说明现有技术中已知的沟道方向和宽度方向的CMOS晶体管的顶视图；
图2是关于多种沟道取向和器件类型的应力响应敏感度特性的表格；
图3是现有技术中已知的典型的CMOS晶体管结构的顶视图；
图4是根据本公开内容的一个实施例，在沟道方向中具有应力修改特征部件的CMOS晶体管结构的顶视图；
图5是根据本公开内容的一个实施例，性能度量相对于应力修改特征部件离开晶体管的有源区的沟道的距离D的特性曲线图；
图6是根据本公开内容的一个实施例，性能度量相对于总的应力修改特征部件宽度WF-TOTAL与具有许多个应力修改特征部件的晶体管的整体宽度WOVERALL的比例的特性曲线图；
图7是根据本公开内容的另一实施例，具有包括应力修改衬层的沟道方向中的应力修改特征部件的CMOS晶体管结构的顶视图；
图8是根据本公开内容的另一实施例，具有沟道方向中的应力修改特征部件的CMOS晶体管结构的顶视图；
图9是根据本公开内容的另一实施例，具有包括应力修改衬层的沟道方向中的应力修改特征部件的CMOS晶体管结构的顶视图；
图10是根据本公开内容的另一实施例，具有沟道方向中的应力修改特征部件的CMOS晶体管结构的顶视图；
图11是根据本公开内容的另一实施例，具有沟道方向中的应力修改特征部件的CMOS晶体管模块结构的顶视图；
图12是根据本公开内容的另一实施例，使用具有沟道方向中的应力修改特征部件的图11的模块结构制造的CMOS晶体管结构的顶视图；
图13是根据本公开内容的另一实施例，具有沟道方向中的应力修改特征部件的CMOS晶体管模块结构的顶视图；
图14是根据本公开内容的另一实施例，具有沟道方向中的应力修改特征部件的CMOS晶体管模块结构的顶视图；
图15是包括根据本公开内容的另一实施例的晶体管结构的集成电路的顶视平面图。
不同图中的相同的参考符号的使用表示相似或者相同的事项。技术人员还应当认识到，出于简单和清楚的目的说明了图中的元件，并且其没有必要依比例绘制。例如，图中的某些元件的尺寸可以相对于其他元件放大，以协助改善对本发明的实施例的理解。
具体实施方式
本公开内容的实施例实现了用于提高PFET性能的理想的应力。在绝缘体上硅(SOI)技术中，硅膜是非常薄的。结果，硅膜典型地对应力作用非常敏感，例如，对沟槽引入的应力非常敏感。根据本公开内容的实施例，制造PFET晶体管的方法包括，形成与晶体管栅极非常接近的沟槽，并且由此产生压缩应力，其理想地用于改善PFET的性能。相比于SiGe外延工艺，该方法非常易于实现。此外，此处描述的方法同样适用于SGI和体硅，并且适用于提高NFET性能。
图1是说明现有技术中已知的沟道方向和宽度方向的CMOS晶体管的顶视图。特别地，CMOS晶体管10包括有源区12和栅电极14，其具有下面的栅介质(未示出)。有源区12的特征通过在宽度方向中延伸的宽度尺寸W描述，该宽度方向由参考数字16表示。此外，有源区12包括任何适当的半导体材料。栅电极14的特征通过在沟道方向中延伸的长度尺寸L描述，该沟道方向由参考数字18表示。
图2是关于多种沟道取向和器件类型的应力响应敏感度特性的表格。该表格基于短沟器件行为。特别地，图2的表格20包括列：沟道取向22、器件类型24、理想沟道应力26和理想宽度应力28。对于沟道取向<110>，NMOS器件在沟道方向中的拉伸应力下性能最好。此外，对于沟道取向<110>，NMOS器件性能对宽度方向中的应力具有相对小的敏感度。对于沟道取向<110>，PMOS器件在沟道方向中的压缩应力和宽度方向中的拉伸应力下性能最好。对于沟道取向<100>，NMOS器件在沟道方向中的拉伸应力下性能最好，并且对宽度方向中的应力具有相对小的敏感度。最后，对于沟道取向<100>，PMOS器件性能表明，对沟道方向中的应力具有相对小的敏感度，但是对宽度方向中的压缩应力具有不利的响应。
图3是现有技术中已知的典型的CMOS晶体管结构的顶视图。特别地，CMOS晶体管30包括有源区32和栅电极34，其具有下面的栅介质(未示出)。有源区32的特征通过在宽度方向中延伸的宽度尺寸W描述。此外，有源区32包括任何适当的半导体材料。栅电极34的特征通过在沟道方向中延伸的长度尺寸L描述。晶体管30还包括接触孔36，用于分别实现同各个源极和漏极区域33和35的接触。对于CMOS晶体管30，出于性能的观点，可以进一步进行相同的最优化。
图4是根据本公开内容的一个实施例，在沟道方向中具有应力修改特征部件的CMOS晶体管结构40的顶视图。特别地，晶体管40包括有源区，其包括源极区域42和漏极区域44，并且进一步包括栅电极46，其具有下面的栅介质(未示出)。此外，有源区可以包括任何适当的半导体材料。栅电极46的特征通过在沟道方向中延伸的长度尺寸L描述。晶体管40还包括接触孔48，用于实现同有源区的各个源极和漏极区域42和44的接触。接触孔48同栅电极46的边缘52隔开的距离由参考数字50表示。对于CMOS晶体管40，出于性能的观点，可以进一步进行相同的最优化，如此处进一步讨论的。
CMOS晶体管40的最优化包括，添加应力修改特征部件54，其中该特征部件提供了沟道方向中的应力的修改，如此处将进一步讨论的。特征部件54具有边缘56，其被安置为同栅电极46的最近的边缘52具有距离58。通常，距离58小于或者等于距离50，如此处将进一步讨论的。此外，特征部件54的特征也通过特征部件宽度WF描述，如此处将进一步讨论的。而且，晶体管40的有源区的特征通过宽度尺寸WOVERALL描述。在一个实施例中，电介质60围绕晶体管40，并且填充应力修改特征部件54。电介质60可以包括，例如，场区氧化物或者其他的适用于特定的晶体管应用需要的介电材料。
根据一个实施例，晶体管包括具有外围的有源区，该外围具有相反的侧面；以及位于有源区中的源极和漏极。栅极覆盖有源区的沟道区域，该沟道区域分隔源极和漏极。该晶体管进一步包括至少一个应力修改特征部件，其自源极侧面或者漏极侧面中的至少一个侧面处的有源区的边缘向沟道区域延伸，但是并不进入沟道区域。该至少一个应力修改特征部件包括电介质。在一个实施例中，该至少一个应力修改特征部件自有源区的源极侧面和漏极侧面延伸。
该晶体管进一步包括多个接触孔。至少一个应力修改特征部件中的每一个基本上位于多个接触孔中的预定的不同的两个接触孔之间。而且，至少一个应力修改特征部件相比于多个接触孔，位于更接近沟道区域的区域中。
在另一实施例中，该晶体管进一步包括至少两个应力修改衬层，第一应力修改衬层围绕有源区的至少一部分外围，而第二应力修改衬层围绕至少一个应力修改特征部件的至少一部分表面。第一应力修改衬层和第二应力修改衬层配置用于提供针对有源区的不同的应力作用。
而且，在另一实施例中，晶体管沟道区域定向为<110>沟道取向，并且晶体管包括PMOS晶体管。应力修改特征部件包括在沟道方向中对沟道区域施加压缩应力的材料。
在另一实施例中，晶体管沟道区域具有沟道取向<110>或<100>，并且晶体管包括NMOS晶体管。应力修改特征部件包括在沟道方向中对沟道区域施加拉伸应力的材料。而且，应力修改特征部件包括有源区先前占用的区域。
图5是根据本公开内容的一个实施例，性能度量相对于应力修改特征部件离开晶体管的有源区的沟道的距离D的特性曲线图62。特别地，性能度量轴从低性能延伸到高性能。距离轴从小距离D1延伸到较大的距离D2，其包括最优距离DOPTIMAL。在大于最优距离的距离处，由于应力引起的正响应损耗，晶体管性能受损。对于小于最优距离的距离，由于电流集聚效应，晶体管性能受损。
图6是根据本公开内容的一个实施例，性能度量相对于总的应力修改特征部件宽度WF-TOTAL与具有许多个应力修改特征部件的晶体管的整体宽度WOVERALL的比例的特性曲线图64。特别地，性能度量轴从低性能延伸到高性能。宽度轴从总的应力修改特征部件宽度WF-TOTAL与整体宽度WOVERALL的小的比例R1延伸到总的应力修改特征部件宽度WF-TOTAL与整体宽度WOVERALL的较大的比例R2，其包括最优比例WF-TOTAL(OPTIMAL)。在大于最优比例的宽度处，由于电流集聚效应，晶体管性能受损。。对于小于最优距离的距离，由于应力引起的正响应损耗，晶体管性能受损。因此，存在用于实现最优性能的最优宽度和距离。
图7是根据本公开内容的另一实施例，具有包括应力修改衬层的沟道方向中的应力修改特征部件的CMOS晶体管结构70的顶视图。CMOS晶体管结构70与上文参考图4示出和描述的晶体管结构相似，但是具有如下差异。CMOS晶体管结构70包括应力修改衬层66和67。在一个实施例中，应力修改衬层66包括厚的氧化物衬层，例如，厚度约为100～400埃。此外，应力修改衬层67包括薄的氧化物衬层，例如，厚度约为0～100埃。
因此，晶体管70包括至少两个应力修改衬层。第一应力修改衬层围绕有源区的至少一部分外围，并且第二应力修改衬层围绕至少一个应力修改特征部件的至少一部分。而且，第一应力修改衬层和第二应力修改衬层被配置用于提供针对有源区的不同的应力作用。
图8是根据本公开内容的另一实施例，具有沟道方向中的应力修改特征部件的CMOS晶体管结构71的顶视图。CMOS晶体管结构71与上文参考图4示出和描述的晶体管结构相似，但是具有如下差异。在CMOS晶体管结构71的每个源极和漏极侧面上，存在具有宽度WF的应力修改特征部件55，其在宽度方向中在两个最外侧的接触孔48之间延伸。因此，每个源极和漏极区域仅具有两个接触孔。
图9是根据本公开内容的另一实施例，具有包括应力修改衬层的沟道方向中的应力修改特征部件的CMOS晶体管结构72的顶视图。CMOS晶体管结构72与上文参考图7示出和描述的晶体管结构相似，但是具有如下差异。CMOS晶体管结构72包括应力修改特征部件74，其完全由各个有源源极和漏极区域(42、44)包围。此外，应力修改特征部件74包括应力修改衬层76。在一个实施例中，应力修改衬层76包括厚的氧化物衬层，例如，厚度约为100～400埃。此外，晶体管结构72可以进一步包括应力修改衬层77。在一个实施例中，应力修改衬层77包括薄的氧化物衬层，例如，厚度约为0～100埃。
图10是根据本公开内容的另一实施例，具有沟道方向中的应力修改特征部件的CMOS晶体管结构73的顶视图。CMOS晶体管结构73与上文参考图8示出和描述的晶体管结构相似，但是具有如下差异。CMOS晶体管结构73包括应力修改特征部件80，其处于各个有源源极和漏极区域(42、44)中。特征部件80具有边缘81，其被安置为同栅电极46的最近的边缘52具有距离82。通常，距离82大于距离50。此外，特征部件80的特征还通过特征部件宽度WF描述。而且，晶体管73的有源区的特征通过宽度尺寸WOVERALL描述。在一个实施例中，电介质60围绕晶体管73并且填充应力修改特征部件80。电介质60可以包括，例如，场区氧化物或者其他的适用于特定的晶体管应用需要的介电材料。而且，某些接触孔48(即，位于最外侧的接触孔之间的接触孔)覆盖特征部件80。
根据另一实施例，晶体管包括：具有外围的有源区，该外围具有相反的侧面；位于有源区中的源极和漏极；覆盖有源区的沟道区域的栅极，沟道区域分隔源极和漏极；和至少一个应力修改特征部件，其被包围在源极或漏极中，并且基本上位于多个分别针对源极或漏极的接触孔中的预定的两个接触孔之间，该至少一个应力修改特征部件包括电介质区域。
对于前面章节的晶体管，在一个实施例中，至少一个应力修改特征部件位于有源区中的源极和漏极中。在另一实施例中，晶体管进一步包括多个接触孔，其中至少一个应力修改特征部件的每一个基本上位于多个接触孔中的预定的不同的两个接触孔之间。在一个示例中，至少一个应力修改特征部件相比于多个接触孔，位于更接近沟道区域的区域中。
根据另一实施例，晶体管包括，具有外围的有源区，该外围具有相反的侧面；位于有源区中的源极；位于有源区中的漏极；覆盖有源区的沟道区域的栅极，沟道区域分隔源极和漏极；和至少一个应力修改特征部件，其位于源极和漏极中的至少一个中，该至少一个应力修改特征部件覆盖多个分别针对源极或漏极的接触孔，并且包括填充有电介质的区域。在一个示例中，该至少一个应力修改特征部件延伸到有源区的边缘。在另一示例中，该至少一个应力修改特征部件位于有源区中的源极和漏极中。
图11是根据本公开内容的另一实施例，具有沟道方向中的应力修改特征部件的CMOS晶体管模块结构90的顶视图。晶体管模块结构90包括有源半导体区域，其通常由参考数字92表示。栅电极94覆盖有源半导体区域92，其具有下面的栅介质(未示出)。有源半导体区域92包括任何适用于给定的晶体管应用的半导体材料。栅电极94的特征通过在沟道方向中延伸的长度尺寸描述。晶体管模块90进一步包括接触孔96，用于实现同有源区92的各个源极和漏极区域98和99的接触。接触孔96同栅电极94的边缘103隔开的距离由参考数字102表示。
对于模块90，与此处参考图4的实施例讨论的相似，出于性能的观点，进行了相同的最优化。例如，特征部件100与特征部件54相似。此外，距离102和104分别与距离50和58相似。然而，模块90的有源区92的特征通过模块宽度尺寸WBB描述，并且在宽度方向中延伸，而图4的实施例的特征通过整体宽度WOVERALL描述。
图12是根据本公开内容的另一实施例，使用具有沟道方向中的应力修改特征部件的图11的模块结构制造的CMOS晶体管结构110的顶视图。CMOS晶体管结构110包括许多个模块112、114、116等等，其中模块的总数由给定的晶体管应用的需要确定。在一个实施例中，每个模块112、114和116包括图11的模块结构90。此外，每个模块112、114和116具有宽度WBB。如所示出的，模块112在一部分栅电极处物理接合到模块114，进一步如虚线118所说明的。模块112和114共享共用的栅电极，其通常由参考数字122表示。而且，位于模块112和114的源极区域98或99中的接触孔96在后端互连电路(未示出)处绑在一起，用于特定的晶体管结构应用。同样地，位于模块112和114的漏极区域99或98中的接触孔96同样通过后端互连电路绑在一起。
相似地，模块114在一部分有源区处物理接合到模块116，其中有源区在虚线126和128之间的区域中重叠。模块114和116共享共用的源极/漏极区域99。
而且，模块112可以在一部分有源区处物理接合到另一模块(未示出)，其中有源区将在虚线130右侧的区域中重叠。而且，模块116可以物理接合到其他的模块(未示出)，与参考模块112、114和116的耦合的描述相似。对于模块116，参考数字124表示模块116可以同其他的模块(未示出)共享的共用的栅电极。而且，模块116可以在一部分有源区处物理接合到另一模块(未示出)，其中有源区将在虚线132右侧的区域中重叠。模块112和116及其对应的其他模块(未示出)将分别共享各个的共用的源极/漏极区域99和98。
如所讨论的，晶体管结构110可以进一步包括额外的模块，如由连串的点“…”所说明的。共享共用的栅电极(如模块112和114的栅电极118)的在宽度方向中组合的模块，将分别具有源极和漏极接触孔，其通过后端互连电路绑在一起，如前面所描述的。最后，晶体管结构110的整体宽度尺寸(WOVERALL)是独立的模块的宽度与宽度方向中的独立模块之间的间距的和。
根据一个实施例，晶体管进一步包括至少两个预定的晶体管模块，每个晶体管模块具有源极、漏极和栅极。至少两个预定的晶体管模块中的每一个具有宽度以及基本上横越该宽度的侧面周界，该侧面周界的第一部分相比于该侧面周界的第二部分，更接近沟道，用于形成与该侧面周界的第一部分相邻的第一应力修改特征部件。此外，该至少两个预定的晶体管模块使其栅极物理接合。而且，在另一实施例中，多个晶体管模块物理连接，用于形成具有多个应力修改特征部件的多个栅极。
在另一实施例中，当物理连接该至少两个预定的晶体管模块时，该至少两个预定的晶体管模块形成了两个物理相邻的应力修改特征部件。在另一晶体管实施例中，沟道区域具有<110>沟道取向，并且晶体管是PMOS晶体管，其中应力修改特征部件包括在沟道方向中针对沟道区域施加压缩应力的材料。在另一实施例中，沟道区域具有沟道取向<110>或<100>，并且晶体管是NMOS晶体管，其中应力修改特征部件包括在沟道方向中针对沟道区域施加拉伸应力的材料。
图13是根据本公开内容的另一实施例，具有沟道方向中的应力修改特征部件的CMOS晶体管模块结构130的顶视图。晶体管模块结构130包括有源半导体区域，其通常由参考数字132表示。栅电极134覆盖有源半导体区域132，其具有下面的栅介质(未示出)。有源半导体区域132包括任何适用于给定的晶体管应用的半导体材料。栅电极134的特征通过在沟道方向中延伸的长度尺寸描述。晶体管模块130进一步包括接触孔136，用于实现同有源区132的各个源极和漏极区域138和139的接触。接触孔136同栅电极134的边缘143隔开的距离由参考数字142表示。
对于模块130，与此处参考图4的实施例讨论的相似，出于性能的观点，进行了相同的最优化。例如，特征部件140与特征部件54相似。此外，距离142和144分别与距离50和58相似。然而，模块130的有源区132的特征通过模块宽度尺寸WBB描述，并且在宽度方向中延伸，而图4的实施例的特征通过整体宽度WOVERALL描述。此外，图13的应力修改特征部件相对有源区的位置不同于图11中所示的情况。
图14是根据本公开内容的另一实施例，具有沟道方向中的应力修改特征部件的CMOS晶体管模块结构150的顶视图。晶体管模块结构150包括有源半导体区域，其通常由参考数字152表示。栅电极154覆盖有源半导体区域152，其具有下面的栅介质(未示出)。有源半导体区域152包括任何适用于给定的晶体管应用的半导体材料。栅电极154的特征通过在沟道方向中延伸的长度尺寸描述。晶体管模块150进一步包括接触孔156，用于实现同有源区152的各个源极和漏极区域158和159的接触。接触孔156同栅电极154的边缘163隔开的距离由参考数字162表示。
对于模块150，与此处参考图4的实施例讨论的相似，出于性能的观点，进行了相同的最优化。例如，特征部件160与特征部件54相似。此外，距离162和164分别与距离50和58相似。然而，模块150的有源区132的特征通过模块宽度尺寸WBB描述，并且在宽度方向中延伸，而图4的实施例的特征通过整体宽度WOVERALL描述。此外，图14的应力修改特征部件相对有源区的位置不同于图11中所示的情况。而且，图11、13和14的模块可以以任何适当的方式组合，以形成与此处参考图12示出和描述的相似的结构。
图15是具有部分172的集成电路管芯170的顶视平面图，该部分172包括根据本公开内容的实施例的晶体管结构110。在一个实施例中，晶体管结构110包括非存储器器件。172中的相当数目的器件使用晶体管结构110。因此，该集成电路包括多个晶体管，该多个晶体管中的每个晶体管具有如此处描述的晶体管实施例的结构。此外，在至少大部分用于实现集成电路管芯中的非存储器功能的预定传导类型的晶体管中，实现了该晶体管结构。
根据一个实施例，一种形成晶体管的方法包括：提供具有外围的有源区，该外围具有相反的侧面，并且将源极和漏极安置在有源区中。形成栅极，其覆盖有源区的沟道区域，该沟道区域分隔源极和漏极。该方法进一步包括，形成至少一个应力修改特征部件，其自源极侧面或者漏极侧面中的至少一个侧面处的有源区的边缘向沟道区域延伸，该至少一个应力修改特征部件包括电介质。
在一个实施例中，该方法进一步包括：形成至少两个应力修改衬层，第一应力修改衬层围绕有源区的至少一部分外围，而第二应力修改衬层围绕至少一个应力修改特征部件的至少一部分，第一应力修改衬层和第二应力修改衬层具有针对有源区的不同的应力作用。而且，形成至少一个应力修改特征部件是通过移除先前由有源区占用的区域并且使用电介质填充该区域而实现的。
在另一实施例中，该方法进一步包括：提供至少两个预定的晶体管模块，每个晶体管模块具有源极、漏极和栅极。至少两个预定的晶体管模块中的每一个具有宽度以及基本上横越该宽度的侧面周界，该侧面周界的第一部分相比于该侧面周界的第二部分，更接近沟道，用于形成与该侧面周界的第一部分相邻的第一应力修改特征部件。该方法进一步包括：通过连接该至少两个晶体管模块的每一个的栅极，使该至少两个预定的晶体管模块物理接合。
在另一实施例中，该方法进一步包括：将沟道方向定向为<100>晶向或<110>晶向，并且将晶体管实现为N沟MOS晶体管。通过电介质针对有源区施加拉伸应力。在另一实施例中，该方法进一步包括：将沟道方向定向为<110>晶向，并且将晶体管实现为P沟晶体管。通过电介质针对有源区施加压缩应力。
根据一个实施例，一种形成晶体管的方法包括：提供具有外围的有源区，该外围具有相反的侧面；将源极和漏极安置在有源区中；形成栅极，其覆盖有源区的沟道区域，该沟道区域分隔源极和漏极；并且形成至少一个应力修改特征部件，其被包围在源极或漏极中，并且基本上位于多个分别针对源极或漏极的接触孔中的任何两个接触孔之间，该至少一个应力修改特征部件包括电介质区域。该方法可以进一步包括：形成至少两个应力修改衬层，第一应力修改衬层围绕有源区的至少一部分外围，而第二应力修改衬层围绕至少一个应力修改特征部件的至少一部分，第一应力修改衬层和第二应力修改衬层具有针对有源区的不同的应力作用。
根据另一个实施例，一种形成晶体管的方法包括：提供具有外围的有源区，该外围具有相反的侧面；将源极安置在有源区中；将漏极安置在有源区中；形成栅极，其覆盖有源区的沟道区域，该沟道区域分隔源极和漏极；通过移除包括源极或漏极中的至少一个的材料，形成至少一个应力修改特征部件，该至少一个应力修改特征部件覆盖多个分别针对源极或漏极的接触孔，并且包括先前由有源区占用的区域；并且使用电介质填充该至少一个应力修改特征部件。该方法可以进一步包括：形成至少两个应力修改衬层，第一应力修改衬层围绕有源区的至少一部分外围，而第二应力修改衬层围绕至少一个应力修改特征部件的至少一部分，第一应力修改衬层和第二应力修改衬层具有针对有源区的不同的应力作用。
因此，公开了一种方法，用于使SOI PFET版图最优化，并且用于形成与沟道区域更加接近的沟槽，以产生理想的压缩应力。在一个实施例中，形成与沟道区域更加接近的沟槽是通过如下一个或多个操作实现的，对沿栅极伸长的沟槽构图，沿栅极产生一连串类似接触孔的小的沟槽孔，或者出于相似的目的，在有源区中产生粗糙面(jog)。而且，该方法使用专用于SOI的应力作用，以实现用于PFET器件和结构的压缩应力。相比于针对体硅使用的SiGe外延方法，该方法非常易于在SOI上实现。
根据本公开内容的另一实施例，一种用于提高晶体管性能的方法包括：针对不同的有源Si隔离区域应用不同的氧化，以定制应力，用于获得提高的晶体管性能。工艺步骤包括：例如，执行多步骤隔离，其包括用于产生差应力的多次氧化。关键的部件包括：例如，具有多个衬层厚度的有源器件区域。而且，本实施例使用针对应力的方向性迁移响应，而非使用奇异的材料、奇异的处理或新的工具。
在前面的说明中，通过参考多种实施例描述了本公开内容。然而，本领域的技术人员应当认识到，在不偏离所附权利要求中阐述的本发明的范围的前提下，可以进行多种修改和变化。因此，说明和附图应被视为说明性的而非限制性的，并且所有该修改方案应涵盖于本发明的范围内。例如，本发明可以适用于其中载流子迁移率对于器件性能是至关重要的半导体器件技术中。
上文针对具体的实施例描述了益处、其他优点和对问题的解决方案。然而，益处、优点、对问题的解决方案、以及可以使任何益处、优点或解决方案出现或变得更加显著的任何要素，不应被解释为任何或所有权利要求的关键的、必需的或基本的特征或要素。如此处使用的术语“包括”或其任何变化形式，目的在于涵盖非排他性的内含物，由此包括一系列要素的工艺、方法、物体或装置不仅包括这些列出的要素，而且可以包括未明确列出的或者对于该工艺、方法、物体或装置是固有的其他要素。

Claims (24)

1.一种晶体管，包括：
具有外围的有源区，所述外围具有相对的侧面；
位于有源区中的源极；
位于有源区中的漏极；
栅极，其覆盖有源区的沟道区域，所述沟道区域分隔源极和漏极；和
至少一个应力修改特征部件，其自源极侧面或者漏极侧面中的至少一个侧面处的有源区的边缘向沟道区域延伸，但是并不进入沟道区域，所述至少一个应力修改特征部件包括电介质。
2.权利要求1的晶体管，进一步包括多个接触孔，所述至少一个应力修改特征部件中的每一个基本上位于多个接触孔中的预定的不同的两个接触孔之间。
3.权利要求1的晶体管，进一步包括：
至少两个应力修改衬层，第一应力修改衬层围绕有源区的至少一部分外围，而第二应力修改衬层围绕至少一个应力修改特征部件的至少一部分表面，第一应力修改衬层和第二应力修改衬层具有针对有源区的不同的应力作用。
4.权利要求1的晶体管，其中沟道区域定向为<110>沟道取向，并且晶体管是PMOS晶体管，其中应力修改特征部件包括在沟道方向中对沟道区域施加压缩应力的材料。
5.权利要求1的晶体管，其中沟道区域具有沟道取向<110>或<100>，并且晶体管是NMOS晶体管，其中应力修改特征部件包括在沟道方向中对沟道区域施加拉伸应力的材料。
6.权利要求1的晶体管，进一步包括至少两个预定的晶体管模块，每个晶体管模块具有源极、漏极和栅极，至少两个预定的晶体管模块中的每一个具有宽度以及基本上横越所述宽度的侧面周界，所述侧面周界的第一部分相比于所述侧面周界的第二部分，更接近沟道，用于形成与所述侧面周界的第一部分相邻的第一应力修改特征部件，所述至少两个预定的晶体管模块使其栅极物理接合。
7.权利要求1的晶体管，进一步包括多个晶体管，所述多个晶体管中的每一个具有权利要求1的晶体管的结构，在至少大部分用于实现集成电路管芯中的非存储器功能的预定传导类型的晶体管中，实现权利要求1的晶体管的结构。
8.一种晶体管，包括：
具有外围的有源区，所述外围具有相对的侧面；
位于有源区中的源极；
位于有源区中的漏极；
栅极，其覆盖有源区的沟道区域，所述沟道区域分隔源极和漏极；和
至少一个应力修改特征部件，其被包围在源极或漏极中，并且基本上位于分别针对源极或漏极的多个接触孔中的预定的两个接触孔之间，所述至少一个应力修改特征部件包括电介质区域。
9.权利要求8的晶体管，进一步包括多个接触孔，所述至少一个应力修改特征部件中的每一个基本上位于多个接触孔中的预定的不同的两个接触孔之间。
10.权利要求8的晶体管，进一步包括：
至少两个应力修改衬层，第一应力修改衬层围绕有源区的至少一部分外围，而第二应力修改衬层围绕至少一个应力修改特征部件的至少一部分，第一应力修改衬层和第二应力修改衬层具有针对有源区的不同的应力作用。
11.权利要求8的晶体管，其中沟道区域具有<110>沟道取向，并且晶体管是PMOS晶体管。
12.权利要求8的晶体管，其中沟道区域具有<110>或<100>沟道取向，并且晶体管是NMOS晶体管。
13.一种晶体管，包括：
具有外围的有源区，所述外围具有相对的侧面；
位于有源区中的源极；
位于有源区中的漏极；
栅极，其覆盖有源区的沟道区域，所述沟道区域分隔源极和漏极；和
至少一个应力修改特征部件，其位于源极或漏极中的至少一个中，所述至少一个应力修改特征部件覆盖分别针对源极或漏极的多个接触孔，并且包括填充有电介质的区域。
14.权利要求13的晶体管，进一步包括：
至少两个应力修改衬层，第一应力修改衬层围绕有源区的至少一部分外围，而第二应力修改衬层围绕至少一个应力修改特征部件的至少一部分，第一应力修改衬层和第二应力修改衬层具有针对有源区的不同的应力作用。
15.权利要求13的晶体管，其中沟道区域
(i)具有<110>沟道取向，并且晶体管是PMOS晶体管，其中所述至少一个应力修改特征部件包括在沟道方向中对沟道区域施加压缩应力的材料，或者
(ii)具有<110>或<100>沟道取向，并且晶体管是NMOS晶体管，其中所述至少一个应力修改特征部件包括在沟道方向中对沟道区域施加拉伸应力的材料。
16.一种形成晶体管的方法，包括：
提供具有外围的有源区，所述外围具有相对的侧面；
将源极安置在有源区中；
将漏极安置在有源区中；
形成栅极，其覆盖有源区的沟道区域，所述沟道区域分隔源极和漏极；
形成至少一个应力修改特征部件，其自源极侧面或者漏极侧面中的至少一个侧面处的有源区的边缘向沟道区域延伸，所述至少一个应力修改特征部件包括电介质。
17.权利要求16的方法，进一步包括：
形成至少两个应力修改衬层，第一应力修改衬层围绕有源区的至少一部分外围，而第二应力修改衬层围绕至少一个应力修改特征部件的至少一部分，第一应力修改衬层和第二应力修改衬层具有针对有源区的不同的应力作用。
18.权利要求16的方法，进一步包括：
提供至少两个预定的晶体管模块，每个晶体管模块具有源极、漏极和栅极，所述至少两个预定的晶体管模块中的每一个具有宽度以及基本上横越所述宽度的侧面周界，所述侧面周界的第一部分相比于所述侧面周界的第二部分，更接近沟道，用于形成与所述侧面周界的第一部分相邻的第一应力修改特征部件；并且
通过连接所述至少两个晶体管模块的每一个的栅极，使所述至少两个预定的晶体管模块物理接合。
19.一种形成晶体管的方法，包括：
提供具有外围的有源区，所述外围具有相对的侧面；
将源极安置在有源区中；
将漏极安置在有源区中；
形成栅极，其覆盖有源区的沟道区域，所述沟道区域分隔源极和漏极；
形成至少一个应力修改特征部件，其被包围在源极或漏极中，并且基本上位于分别针对源极或漏极的多个接触孔中的任何两个接触孔之间，所述至少一个应力修改特征部件包括电介质区域。
20.权利要求19的方法，进一步包括：
形成至少两个应力修改衬层，第一应力修改衬层围绕有源区的至少一部分外围，而第二应力修改衬层围绕至少一个应力修改特征部件的至少一部分，第一应力修改衬层和第二应力修改衬层具有针对有源区的不同的应力作用。
21.权利要求19的方法，进一步包括：
提供至少两个预定的晶体管模块，每个晶体管模块具有源极、漏极和栅极，所述至少两个预定的晶体管模块中的每一个具有宽度以及基本上横越所述宽度的侧面周界，所述侧面周界的第一部分相比于所述侧面周界的第二部分，更接近沟道，用于形成与所述侧面周界的第一部分相邻的第一应力修改特征部件；并且
通过连接所述至少两个晶体管模块的每一个的栅极，使所述至少两个预定的晶体管模块物理接合。
22.一种形成晶体管的方法，包括：
提供具有外围的有源区，所述外围具有相对的侧面；
将源极安置在有源区中；
将漏极安置在有源区中；
形成栅极，其覆盖有源区的沟道区域，所述沟道区域分隔源极和漏极；
通过移除包括源极或漏极中的至少一个的材料，形成至少一个应力修改特征部件，所述至少一个应力修改特征部件覆盖分别针对源极或漏极的多个接触孔，并且包括先前由有源区占用的区域；并且
使用电介质填充所述至少一个应力修改特征部件。
23.权利要求22的方法，进一步包括：
形成至少两个应力修改衬层，第一应力修改衬层围绕有源区的至少一部分外围，而第二应力修改衬层围绕至少一个应力修改特征部件的至少一部分，第一应力修改衬层和第二应力修改衬层具有针对有源区的不同的应力作用。
24.权利要求22的方法，进一步包括：
提供至少两个预定的晶体管模块，每个晶体管模块具有源极、漏极和栅极，所述至少两个预定的晶体管模块中的每一个具有宽度以及基本上横越所述宽度的侧面周界，所述侧面周界的第一部分相比于所述侧面周界的第二部分，更接近沟道，用于形成与所述侧面周界的第一部分相邻的第一应力修改特征部件；并且
通过连接所述至少两个晶体管模块的每一个的栅极，使所述至少两个预定的晶体管模块物理接合。
CNA200580027628XA 2004-08-24 2005-07-15 具有沟道方向中的应力修改和电容减少特征部件的晶体管结构及其方法 Pending CN101006587A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/925,057 2004-08-24
US10/925,057 US20060043500A1 (en) 2004-08-24 2004-08-24 Transistor structure with stress modification and capacitive reduction feature in a channel direction and method thereof

Publications (1)

Publication Number Publication Date
CN101006587A true CN101006587A (zh) 2007-07-25

Family

ID=35941870

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA200580027628XA Pending CN101006587A (zh) 2004-08-24 2005-07-15 具有沟道方向中的应力修改和电容减少特征部件的晶体管结构及其方法

Country Status (6)

Country Link
US (1) US20060043500A1 (zh)
JP (1) JP2008511170A (zh)
KR (1) KR20070051865A (zh)
CN (1) CN101006587A (zh)
TW (1) TW200629541A (zh)
WO (1) WO2006023185A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103474398A (zh) * 2013-09-13 2013-12-25 上海集成电路研发中心有限公司 提高三维场效应晶体管驱动电流的方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7161199B2 (en) * 2004-08-24 2007-01-09 Freescale Semiconductor, Inc. Transistor structure with stress modification and capacitive reduction feature in a width direction and method thereof
US7268399B2 (en) * 2004-08-31 2007-09-11 Texas Instruments Incorporated Enhanced PMOS via transverse stress
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
JP2006165335A (ja) * 2004-12-08 2006-06-22 Toshiba Corp 半導体装置
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US20070090431A1 (en) * 2005-10-24 2007-04-26 Honeywell International Inc. Device layout for reducing device upset due to single event effects
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7781277B2 (en) * 2006-05-12 2010-08-24 Freescale Semiconductor, Inc. Selective uniaxial stress relaxation by layout optimization in strained silicon on insulator integrated circuit
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
JP2008218899A (ja) * 2007-03-07 2008-09-18 Toshiba Corp 半導体装置及びその製造方法
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8527933B2 (en) 2011-09-20 2013-09-03 Freescale Semiconductor, Inc. Layout technique for stress management cells
JP5712984B2 (ja) * 2012-08-27 2015-05-07 ソニー株式会社 半導体装置
US9196730B1 (en) * 2014-06-20 2015-11-24 Taiwan Seminconductor Manufacturing Company Limited Variable channel strain of nanowire transistors to improve drive current
KR102337647B1 (ko) 2017-05-17 2021-12-08 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP2021009971A (ja) * 2019-07-03 2021-01-28 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び製造方法
US20220037316A1 (en) * 2020-08-03 2022-02-03 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789306A (en) * 1996-04-18 1998-08-04 Micron Technology, Inc. Dual-masked field isolation
US5849440A (en) * 1996-07-02 1998-12-15 Motorola, Inc. Process for producing and inspecting a lithographic reticle and fabricating semiconductor devices using same
US5858830A (en) * 1997-06-12 1999-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making dual isolation regions for logic and embedded memory devices
US6197632B1 (en) * 1999-11-16 2001-03-06 International Business Machines Corporation Method for dual sidewall oxidation in high density, high performance DRAMS
US6541382B1 (en) * 2000-04-17 2003-04-01 Taiwan Semiconductor Manufacturing Company Lining and corner rounding method for shallow trench isolation
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
JP2003179157A (ja) * 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置
JP3997089B2 (ja) * 2002-01-10 2007-10-24 株式会社ルネサステクノロジ 半導体装置
US6605498B1 (en) * 2002-03-29 2003-08-12 Intel Corporation Semiconductor transistor having a backfilled channel material

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103474398A (zh) * 2013-09-13 2013-12-25 上海集成电路研发中心有限公司 提高三维场效应晶体管驱动电流的方法
CN103474398B (zh) * 2013-09-13 2020-02-14 上海集成电路研发中心有限公司 提高三维场效应晶体管驱动电流的方法

Also Published As

Publication number Publication date
TW200629541A (en) 2006-08-16
US20060043500A1 (en) 2006-03-02
KR20070051865A (ko) 2007-05-18
JP2008511170A (ja) 2008-04-10
WO2006023185A2 (en) 2006-03-02
WO2006023185A3 (en) 2006-09-28

Similar Documents

Publication Publication Date Title
CN101006587A (zh) 具有沟道方向中的应力修改和电容减少特征部件的晶体管结构及其方法
US11271011B2 (en) Method for high performance standard cell design techniques in FinFET based library using local layout effects (LLE)
US8212311B2 (en) Semiconductor device having increased gate length implemented by surround gate transistor arrangements
JP5130596B2 (ja) 半導体装置
JP3759924B2 (ja) 半導体装置
JP2007311491A (ja) 半導体集積回路
TWI406409B (zh) 在寬度方向具有應力修飾及電容減少特徵之電晶體結構及其製法
JP2007158322A (ja) ひずみシリコンｃｍｏｓ装置
JP2009038226A (ja) 半導体装置
US5789781A (en) Silicon-on-insulator (SOI) semiconductor device and method of making the same
EP1526576A2 (en) Transistor structure
US6635518B2 (en) SOI FET and method for creating FET body connections with high-quality matching characteristics and no area penalty for partially depleted SOI technologies
CN101226931B (zh) 完全硅化区域以提高性能的结构及其方法
JP3405508B2 (ja) 半導体集積回路
JPS58137230A (ja) Ｍｏｓマスタ・スライスｌｓｉ
JPH06275826A (ja) 半導体装置
EP0467361B1 (en) BICMOS gate array device
US8877576B2 (en) Integrated circuit including a first channel and a second channel
EP1508919A1 (en) Cascaded transistors in one well
JPH08102501A (ja) 半導体装置
US5977573A (en) Wiring pattern for a semiconductor integrated circuit device
JPH09162302A (ja) 半導体集積回路装置
JP2913766B2 (ja) 半導体装置
KR20230133148A (ko) 반도체 소자
JPH03101162A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication