CN100429788C - 用于提高mos性能的引入栅极的应变 - Google Patents

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Abstract

本发明公开了一种装置，所述装置包括：定义出所述装置的内部的衬底；比所述衬底更靠外部的器件，所述器件包括栅电极；和比所述器件更靠外部且比所述衬底更靠外部的应变层。

Description

用于提高MOS性能的引入栅极的应变
技术领域
本发明一般地涉及电路器件和电路器件的制造和结构。
背景技术
提高衬底上的电路器件(例如，半导体(例如硅)衬底上的集成电路(IC)晶体管、电阻器、电容器等)的性能常常是在这些器件的设计、制造和操作过程中所要考虑的主要因素。例如，在例如那些在互补金属氧化物半导体(CMOS)中所使用的金属氧化物半导体(MOS)晶体管半导体器件的设计和制造或者形成过程中，人们常常希望提高在N型MOS器件(NMOS)沟道中电子的移动和提高在P型MOS器件(PMOS)沟道中正电荷空穴的移动。
美国专利No.6,335,233公开了被注入半导体衬底之中以形成阱区的第一导电杂质离子，其中栅电极被形成在所述阱区之上。第一非导电杂质在栅电极的两侧被注入到阱区中，以控制其中的衬底缺陷并形成至第一深度的沉淀区。第二导电杂质离子在栅电极的两侧被注入到阱区，以使源/漏区被形成至第二深度，其中所述第二深度比第一深度相对更浅。第二非导电杂质被注入到源/漏区，以控制其中的衬底缺陷并形成第二沉淀区。
美国专利No.6,365,472公开了一种半导体器件，所述半导体器件包括轻度掺杂漏极(LDD)结构的MOS晶体管，其中由于在栅电极的侧壁边缘的离子注入所形成的缺陷被抑制。为了进行用于形成MOS晶体管的源和漏区域的离子注入，利用作为掩模被提供给栅电极的第一和第二侧壁来注入杂质离子，并随后在去除位于掺杂有高浓度的杂质离子的源漏区域附近的第二侧壁之后，进行用于杂质活化的热处理。通过在热处理之前去除第二侧壁，减小了施加到处于非晶态的高浓度杂质掺杂区域的边缘的应力。
美国专利No.6,455,364公开了一种用于制造半导体器件的方法，在所述半导体器件中，具有第一导电类型的集电极(collector)层被形成在夹在器件隔离物中间的半导体衬底区域中。形成穿过沉积在半导体衬底上的第一绝缘层的集电极开口，使得集电极开口的范围覆盖集电极层和器件隔离的一部分。作为外部基极(external base)的具有第二导电类型的半导体层被形成在位于集电极开口内部的半导体衬底部分上，同时具有与外部基极相同导电类型的结漏电流防止层被形成在半导体衬底中。
美国专利No.6,455,871公开了一种利用金属氧化物膜制造SiGe器件的方法。该发明公开了通过低温工艺在硅衬底上生长硅缓冲层和SiGe缓冲层，使得由从硅衬底施加到外延层的晶格常数失配所导致的缺陷被限制在通过低温工艺所形成的缓冲层中。
美国专利申请公布No.2002/0140031公开了一种绝缘体上的应变硅(SOI)结构，及其制造方法，其中，应变的硅层直接位于绝缘体层上，这与以前的要求应变Si层直接位于应变引入(例如，SiGe)层上相反。该方法通常需要在应变引入层上形成硅层，以形成多层结构，其中应变引入层具有与硅不同的晶格常数，以使硅层由于与应变引入层的晶格失配而发生应变。随后多层结构被结合到衬底上，使得绝缘层处在应变硅层和衬底之间，并且使得应变硅层直接接触绝缘层。随后应变引入层被去除，以暴露出应变硅层的表面，并产生绝缘体上应变硅的结构，所述绝缘体上应变硅的结构包含衬底、衬底上的绝缘层以及绝缘层上的应变硅层。
发明内容
衬底上的电路器件的性能的提高通常是在这些器件的设计、制造和操作过程中所考虑的主要因素。根据本发明的实施例，通过在衬底上的栅电极上方直接沉积应变材料，可以实现在n型MOS器件和p型MOS器件的沟道区域中或在栅电极引入应变，其中，所述应变材料具有不同于所述栅电极的晶格间距的晶格间距、不同于所述栅电极材料的线性热膨胀系数的线性热膨胀系数、以及固有应力中的至少一种。
在本发明的一个实施例中，公开了一种装置，所述装置包括：衬底；位于所述衬底上的器件，包括位于所述衬底的表面上方的栅电极；和被置于所述栅电极上方的应变材料，所述应变材料被限于由所述栅电极所限定的范围内，所述应变材料具有不同于所述栅电极的晶格间距的晶格间距、不同于所述栅电极材料的线性热膨胀系数的线性热膨胀系数、以及固有应力中的至少一种。
在本发明的另一个实施例中，公开了一种装置，所述装置包括：衬底；位于所述衬底上的器件，所述器件包括位于所述衬底的顶表面上方的栅电极以及位于紧邻所述栅电极的所述衬底中的第一结区域和第二结区域；应变材料，所述应变材料具有不同于所述栅电极的晶格间距的晶格间距、不同于所述栅电极材料的线性热膨胀系数的线性热膨胀系数以及固有应力中的至少一种；所述应变材料被置于所述栅电极的上方，并且被限于由所述栅电极所限定的范围内。
在根据本发明的另一个实施例中，还公开了一种方法，所述方法包括：在衬底上形成器件，所述器件包括：位于所述衬底的表面上的栅电极；位于紧邻所述栅电极的所述衬底中的第一结区域和第二结区域；和将应变层沉积在所述栅电极上，其中，在沉积所述应变层之后形成所述第一结区域和第二结区域。
附图说明
通过后面的详细描述、权利要求以及附图，本发明的各种特征、方面和优点将变得更加清楚，在所述附图中：
图1是形成NMOS和PMOS器件的阱、栅极电介质和栅电极之后的半导体衬底的一部分的示意性横截面视图。
图2示出了在NMOS和PMOS器件上形成应变层之后的半导体衬底。
图3示出了小晶格间距栅电极和应变层。
图4示出了发生应变的小晶格间距栅电极。
图5示出了大晶格间距栅电极和应变层。
图6示出了发生应变的大晶格间距栅电极。
图7是用于形成具有应变层被沉积在电极上方的器件的CMOS结构的工艺的流程图。
具体实施方式
图1是形成NMOS器件和PMOS器件的阱、栅极电介质和栅电极之后的半导体衬底的一部分的横截面视图。装置100(举例来说，例如一个或者多个CMOS结构)包括具有活性区或者单元区域的半导体衬底102(在一个实施例中为硅衬底)或者半导体衬底的外延层，其中，隔离区定义出所述活性区或者单元区域，所述隔离区例如是形成在衬底或者外延层102中的浅沟槽隔离结构110。例如，衬底102可以由单晶硅形成或者生长，而浅沟槽隔离(STI)结构110可以通过定义区域(通过沟槽刻蚀)并且在沟槽开口中生长或者沉积二氧化硅(SiO2)电介质来形成(举例来说，例如形成至如图1所示的高度H111)。在另一个实施例中，STI结构110定义出单独的晶体管器件(举例来说，例如CMOS结构的NMOS器件和PMOS器件)的活性区或者单元区域。
图1包括形成在由STI结构110所定义出的单独的活性区或者单元区域中的P型阱105和N型阱115。例如，P型阱105被形成在衬底102的一个区域中，而N型阱115被形成在衬底102的第二区域中。例如通过将诸如硼(B)和/或铟(In)之类的掺杂剂引入到衬底102中指定给N型器件的区中，来形成P型阱105。例如通过将诸如砷(As)、磷(P)和/或锑(Sb)之类的掺杂剂引入到衬底102中指定给P型器件的区中，来形成N型阱115。P型阱105和N型阱115可以具有与CMOS电路中的NMOS器件和PMOS器件的功函数分别相对应的功函数。
图1示出了在衬底102的表面136上方形成栅极电介质层和栅电极层并且随后将栅极电介质层和/或栅电极层的多余部分图案化或者去除之后的衬底102。举例来说，如图所示，栅极电介质120可以是生长的或者沉积的。通常由热技术在衬底102上方生长的适当栅极电介质材料的示例是SiO2。应该了解，除了SiO2之外，也可以使用诸如氮化硅(Si3N4)、氧化铝(Al2O3)之类的其他栅极电介质，来进一步优化CMOS晶体管器件。举例来说，如果需要的话，例如为提高栅极电容，可以使用具有高介电常数的栅极电介质材料。
图1示出了包括了衬底102的表面上方的栅电极130和132的结构，其中所述栅电极130和132例如被沉积到栅极电介质120上。NMOS栅电极130和PMOS栅电极132可以各自都被沉积到例如150埃-2000埃(即，15-200纳米(nm))厚度。因此，NMOS栅电极130和PMOS栅电极132的厚度分别都是可伸缩的，并且可以基于与器件性能相关的集成问题进行选择。NMOS栅电极130具有与N型器件的功函数相对应的功函数。PMOS栅电极132具有与P型器件的功函数相对应的功函数。在另一个实施例中，NMOS栅电极130和PMOS栅电极132可以都是通过化学气相沉积(CVD)所沉积的硅，并且随后例如通过如上面所述的关于分别形成N型阱115和P型阱105的N型材料和P型材料的掺杂那样，进行掺杂以分别形成N型和P型材料。例如，NMOS栅电极130可以在相应NMOS结区域(例如，如图2中示出的NMOS结区域203)被掺杂的同时被掺杂，并且PMOS栅电极132可以在相应PMOS结区域(例如，如图2中示出的PMOS结区域204)被掺杂的同时被掺杂。
图1还示出了在去除栅极电介质120以及NMOS栅电极130和PMOS栅电极132的不需要的部分之后的衬底，其中，例如通过对用于NMOS栅电极130和PMOS栅电极132的被定义区域之上的掩模进行图案化，并且刻蚀掉没有被掩模覆盖的不需要的暴露部分，来去除所述不需要的部分。举例来说，可以例如通过使用诸如等离子刻蚀剂、溅射刻蚀剂和/或氯基的刻蚀化学品之类的传统技术进行图案化，来对栅极电介质120以及一种或者多种类型的栅电极材料中的不需要的部分进行图案化，以形成NMOS器件103上方的栅极电介质120和NMOS栅电极130，以及形成PMOS器件104上方的栅极电介质120和PMOS电极132。在另一个实施例中，NMOS栅电极130和PMOS栅电极132可以通过CVD沉积的并随后进行掩模和刻蚀的多晶硅。
图2示出了在形成了NMOS器件和PMOS器件的应变层和结区域之后的图1的半导体衬底。图2示出了NMOS应变层213和PMOS应变层214，所述NMOS应变层213和PMOS应变层214可以分别由具有与NMOS栅电极130和PMOS栅电极132不同晶格间距的合适材料形成，以使晶体管器件的单独的电极和/或沟道区域发生应变。例如，在一个实施例中，NMOS应变层213可以通过将材料外延沉积在NMOS栅电极130上来形成，其中NMOS应变层213具有比NMOS栅电极130大的晶格间距。通过图案化和刻蚀所形成的或者所沉积的材料可以形成NMOS应变层213。
类似地，在一个实施例中，PMOS应变层214可以通过将材料外延沉积在PMOS栅电极132上来形成，其中PMOS应变层214具有比PMOS栅电极132小的晶格间距。通过图案化和刻蚀所形成的或者所沉积的材料可以形成PMOS应变层214。考虑到了NMOS应变层213可以是与PMOS应变层214不同的材料。
图2示出了NMOS结区域203和PMOS结区域204(例如，也被称为“源漏区域”或者“扩散区域”)，其中，所述NMOS结区域203和PMOS结区域204可以通过结注入(举例来说，例如对于N型结区域203注入砷、磷和/或锑，对于PMOS结区域204注入硼和/或铟)来形成，且可以包括其他相应类型的末端注入(tip implant)。在一个实施例中，可以通过对P型阱105的若干部分进行掺杂以形成那些结区域，来形成这些NMOS结区域203。在另一个实施例中，根据NMOS器件的特性，可以如上面所述的关于用于形成N型阱115的N型材料的掺杂那样，通过对P型阱105的材料进行掺杂以在NMOS结区域203中形成N型材料，来形成NMOS结区域203。在另一个实施例中，可以通过对N型阱115的若干部分进行掺杂以形成那些结区域，来形成PMOS结区域204。在另一个实施例中，根据PMOS器件的特性，可以如所述的关于用于形成P型阱105的P型材料的掺杂那样的掺杂，对N型阱115的若干部分进行掺杂，以在PMOS结区域204中形成P型材料。
结的形成在本领域中是公知的。在一个实施例中，可以在沉积应变层213和214之前形成结区域203和204。在另一个实施例中，可以在形成结区域203和204之前形成应变层213和214。
在另一个实施例中，可以按任何适当的次序，例如根据所期望的器件的特性，形成NMOS应变层213、PMOS应变层214、NMOS结区域203和/或PMOS结区域204。
图2示出了NMOS沟道494和PMOS沟道492。在一个实施例中，通过使NMOS沟道494处于拉伸应变状态提高了NMOS沟道494的性能。在另一个实施例中，通过使PMOS沟道492处于压缩应变状态提高了PMOS沟道492的性能。在一个实施例中，应变层213使NMOS栅电极130和NMOS沟道494处于拉伸应变状态。在另一个实施例中，应变层214使PMOS栅电极132和PMOS沟道492处于压缩应变状态。
图3示出了应变层313和栅电极330。应变层313具有晶格间距d2208，而栅电极330具有晶格间距d1206。如图所示，应变层313所具有的晶格间距d2208大于栅电极330所具有的晶格间距d1206。
现在参考图4，应变层313已经和栅电极330接触，使得栅电极330的晶格已经匹配到应变层313的晶格上。如图所示，应变层313的晶格间距已经轻微地减小到d2208，而栅电极330的晶格间距d1206已明显增大到d3210。晶格间距d2208将减小的量和晶格间距d1206将增大的量取决于栅电极330和应变层313的相对厚度。如果和栅电极330相比应变层313相对更厚或者更重，则d2208将几乎根本不减小，而d1206将明显增大。或者，如果和栅电极330相比应变层313相对更薄或者更轻，则d1206将几乎根本不增大，而d2208将明显减小。
如图3和4中所示出的，从图3到图4，d2208轻微地减小了，而栅电极330的晶格间距已经从图3中的d1206增大到图4中的d3210。
栅电极204的晶格上发生的应变等于：
E = d 3 - d 1 d 1 × 100 %
在一个实施例中，应变小于约10％。在另一个实施例中，应变小于约5％。在另一个实施例中，应变小于约2％。在另一个实施例中，应变小于约1％。
在一个实施例中，栅电极330是硅，应变层313是具有晶格间距d2208的材料，其中所述的晶格间距d2208比硅的晶格常数大了约0.5％至约10％之间。在一个实施例中，如果晶格间距d2208大于晶格间距d1206超过约10％，则当栅电极330如图4所示与应变层313接触时，栅电极330可能发生显著的位错。
在另一个实施例中，如图3中所示出的栅电极330具有约0.5至约0.6nm之间的晶格间距，而应变层313具有为约0.51至约0.61nm的较栅电极330更大的晶格间距。
在一个实施例中，应变层313可以由用具有比硅更大的共价半径的元素掺杂的硅制成，这将导致硅的晶格间距增大。合适的掺杂剂包括铝(Al)、镓(Ga)、锗(Ge)、砷(As)、铟(In)、锡(Sn)、锑(Sb)、铊(Tl)、铅(Pb)和/或铋(Bi)中的一种或多种。可以调节掺杂剂的量，以便补偿硅与各种掺杂剂相比较的相对尺寸差异。在一个实施例中，硅具有
Figure C20041004824500121
的共价半径，铝具有
Figure C20041004824500122
的共价半径，锑具有
Figure C20041004824500123
的共价半径。因为铝的共价半径与硅的共价半径相对接近，所以加入1％的铝将不会对硅的晶格间距产生大的影响。相反，因为锑的共价半径比硅的共价半径大得多，所以向硅加入1％的锑将比向硅加入1％的铝产生更大的影响。
例如，为了获得相同的晶格间距，与非常少量的锑相比，需要用大量的铝来掺杂硅。在另一个实施例中，合适的掺杂剂包括砷(As)、锑(Sb)和/或铋(Bi)。
在另一个实施例中，可以邻接栅电极330来提供沟道(没有示出)，其中应变层313也可以使沟道(没有示出)发生应变。在一个实施例中，沟道(没有示出)定义出装置的内部，栅电极330比沟道更靠外部，应变层313比栅电极330和沟道更靠外部。
现在参考图5，图示了具有晶格间距d1306的栅电极532和具有晶格间距d2308的应变层514。如图5所示，栅电极532的晶格间距d1306大于应变层514的晶格间距d2308。
现在参考图6，应变层514已经和栅电极532接触，使得栅电极532的晶格和应变层514的晶格对齐。应变层514的晶格间距d2308从图5到图6已经轻微增大了，而栅电极532的晶格间距d1306已经从图5中的d1306明显地减小到图6中的d3310。类似于上面的关于图4的讨论，d1306将减小的相对量和d2308将增大的相对量取决于栅电极532和应变层514的相对尺寸和/或质量。与栅电极532相比应变层514的相对尺寸和/或质量越大，d2308将增大的量越小，d1306将减小的量越大。
在一个实施例中，栅电极532是硅，应变层514是具有比硅更小的晶格间距的材料。在一个实施例中，用于应变层514的合适的材料包括用具有比硅的共价半径更小的共价半径的元素掺杂的硅。加入具有比硅更小的共价半径的元素往往将减小硅的晶格间距。与硅相比元素的共价半径越小，元素对硅的晶格间距的影响将越大。例如，如果硅具有
Figure C20041004824500131
的共价半径，则磷具有
Figure C20041004824500132
的共价半径，硼具有
Figure C20041004824500133
的共价半径。因为硼具有更小的共价半径，所以与向硅加入1％的磷相比，向硅加入1％的硼将使晶格间距更小。
在另一个实施例中，加入到硅的合适的掺杂剂包括硼(B)、碳(C)、氮(N)和/或磷(P)中的一种或多种。如上面针对图3和图4所讨论的，为了使应变层514获得给定的晶格间距，考虑到它们的相对共价半径，与磷相比将需要更少的硼来作为用于硅的掺杂剂。因为磷具有尺寸更加接近硅的共价半径，所以其对硅的晶格尺寸的影响将不会如硼那样大，因此，将需要更多得磷来获得给定的晶格尺寸。在另一个实施例中，用于应变层514的合适的材料包括硅和硼(B)的合金。
在一个实施例中，栅电极532从图5到图6发生的应变定义为：
E = d 1 - d 3 d 1 × 100 %
在一个实施例中，应变小于约10％。在另一个实施例中，应变小于约5％。在另一个实施例中，应变小于约2％。在另一个实施例中，应变小于约1％。
在一个实施例中，如果应变大于约10％，则当与应变层514接触时，栅电极532中可能出现明显的晶格位错。
在另一个实施例中，栅电极532具有约0.3nm到0.6nm之间的晶格间距，应变层514具有约0.49nm到约0.59nm之间的更小的晶格间距。
在另一个实施例中，沟道(没有示出)可以位于邻接电极532的地方。应变层514也可以使沟道(没有示出)发生应变。在一个实施例中，沟道(没有示出)定义出装置的内部，栅电极532比沟道更靠外部，应变层514比栅电极532和沟道更靠外部。
在一个实施例中，栅电极330和/或532的厚度明显小于应变层313和/或514的厚度。在另一个实施例中，应变层313和/或514的厚度比栅电极330和/或532大了约10倍。
现在参考图2，在一个实施例中，NMOS应变层213包含锗化硅(SiGe)(例如，约20％至约60％的锗)，NMOS电极130和/或沟道494包含硅(Si)。在另一个实施例中，PMOS应变层214包含掺杂碳的硅，例如具有约1％的碳和约99％的硅的掺杂碳的硅，而PMOS电极132和/或沟道492含硅(Si)。
在另一个实施例中，NMOS应变层213包含具有第一晶格间距的第一材料，而NMOS电极130和/或沟道494包含具有第二晶格间距的第二材料，其中第一晶格间距大于第二晶格间距。在一个实施例中，第一晶格间距比第二晶格间距大了约0.2％至约2％。
在另一个实施例中，PMOS应变层214包含具有第一晶格间距的第一材料，而PMOS电极132和/或沟道492包含具有第二晶格间距的第二材料，其中第一晶格间距小于第二晶格间距。在一个实施例中，第一晶格间距比第二晶格间距小了约0.2％至约2％。
在另一个实施例中，可以用于电极130和/或132、沟道494和/或492、和/或应变层213和/或214的合适材料包括下列材料中的一种或者多种：硅(Si)、锗化硅(SiGe)、碳化硅(SiC)、硅化镍(NiSi)、硅化钛(TiSi2)、硅化钴(CoSi2)，并可选地可以用硼和/或铟中的一种或者多种进行掺杂。例如，电极130和沟道494包括晶格间距不同于应变层213的晶格间距的材料。更具体的说，在操作中，PMOS应变层214在一个实施例中具有比PMOS栅电极132和/或沟道492更小的晶格间距，并可以导致栅电极132和/或沟道492中的压缩应变。由于PMOS栅电极132和PMOS沟道492具有的晶格间距大于PMOS应变层214的晶格间距，导致了这样的应变。
在另一个实施例中，应变层可以通过热失配来起作用。例如，应变层213可以具有比栅电极130的线性热膨胀系数更小的线性热膨胀系数。当栅电极130和应变层213在高温下被沉积，例如在约500℃到约700℃下被沉积时，没有应变。但是，随着栅电极130和应变层213冷却，栅电极130将试图进行比应变层213更大的收缩，因为栅电极130具有比应变层213更大的线性热膨胀系数。这种系数的失配将导致栅电极中的拉伸应变和应变层中的压缩应变。压缩和拉伸应变的相对量将取决于栅电极130和应变层213的相对厚度和/或质量。如果应变层213比栅电极130厚得多，则应变层213上的应变将相对较小，而栅电极130上的应变将相对较大。沟道494也可以发生应变。
在操作中，栅电极130可以是具有约2.6×10-6/℃的线性热膨胀系数的硅，应变层213可以由氧化硅形成，其中氧化硅具有约0.5×10-6/℃的更小的线性热膨胀系数。当氧化硅应变层213在例如约800℃的高温下被沉积在硅栅电极130上时，在层之间没有应变。当氧化硅应变层213和硅栅电极130被冷却到室温(约25℃)时，因为氧化硅的线性热膨胀系数更低，所以氧化硅应变层213的收缩将小于硅栅电极130。这将导致硅栅电极130和/或沟道494中的拉伸应变以及氧化硅应变层213中的压缩应变。
在另一个实施例中，栅电极132可以具有比应变层214更低的热膨胀系数，以引起栅电极132和/或沟道492中的压缩应变以及应变层214中的拉伸应变。
在操作中，栅电极132可以是具有约2.6×10-6/℃的线性热膨胀系数的硅，应变层214可以是例如具有约23×10-6/℃的更高线性热膨胀系数的铝。当铝应变层214在例如约500℃的高温下被沉积在硅栅电极132上时，在层之间没有应变。当铝应变层214和硅栅电极132被冷却到室温(例如，约25℃)时，硅栅电极132的收缩将小于铝应变层214。线性热膨胀系数之间的这种相对失配导致栅电极132和/或沟道492中的压缩应变以及铝应变层214中的拉伸应变。
在另一个实施例中，栅电极130中的拉伸应变可以导致沟道494中的拉伸应变。在另一个实施例中，栅电极132中的压缩应变可以导致沟道492中的压缩应变。
在另一个实施例中，可以由具有固有应力的应变层引起应变。例如，应变层213可以由在材料中具有固有拉伸应力的材料形成，所述材料例如是氮化硅。当应变层213被沉积在栅电极上时，其将引起栅电极130中的压缩应变。在另一个实施例中，应变层214可以是例如氧化硅的具有固有压缩应力的材料，当应变层214被沉积在栅电极132上时，所述材料可以引起栅电极132中的拉伸应变。具有固有应力的材料的示例包括氮化物和氧化物，所述氮化物和氧化物可以引起栅电极130和/或132，和/或沟道494和/或492中的应变。通常，氮化物会具有固有拉伸应变，氧化物会具有固有压缩应变，但是通过本领域中公知的各种处理，氮化物可以具有压缩应变，氧化物可以具有拉伸应变。
在另一个实施例中，栅电极130和应变层213可以被沉积成相同的材料，然后可以用材料对应变层213进行掺杂，以使得应变层的尺寸增大。例如，应变层213和栅电极130可以被沉积为硅，然后可以用铝、镓、锗、砷、铟、锡和/或锑中的一种或者多种对应变层213进行掺杂。这种掺杂和可选的后续热和/或退火处理可以使得应变层213的晶格尺寸增大，这将导致栅电极130和/或沟道494中的拉伸应变。
在另一个实施例中，栅电极132和应变层214可以被沉积成相同的材料，例如硅。随后，可以用硼、碳、氮和/或磷中的一种或者多种对应变层214进行掺杂。这种掺杂和可选的热和/或退火处理将使得应变层214的晶格间距减小，这将导致栅电极132和/或沟道492中的压缩应变。
在另一个实施例中，栅电极132是硅，应变层214是掺杂碳的硅，并且在栅电极132和应变层214之间具有过渡层(没有示出)，所述过渡层具有逐渐增大的碳百分含量，以使掺杂碳的硅容易生长到硅栅电极132上。
在另一个实施例中，通过选择性沉积、CVD沉积和/或外延沉积可以形成或者沉积电极130和/或132、和/或应变层213和/或214。例如，单晶半导体膜的外延层可以被形成到单晶衬底上，其中该外延层具有与衬底材料相同的结晶特性，但是在掺杂剂的类型和浓度上不同。在另一个实施例中，电极130和/或132、和/或应变层213和/或214可以通过选择性CVD沉积来形成，并且可以包括单晶硅合金的外延沉积，其中所述单晶硅合金具有与其上沉积了该结构的材料相同的晶体结构(例如，相似或相同的晶向，诸如100、110等)。
在另一个实施例中，一层Si1-xGex可以被生长在Si衬底的顶部，使得锗化硅具有比其上生长了锗化硅的硅更大(例如，诸如大约0.5％到约2％)的体松弛晶格常数(bulk relaxed lattice constant)。在锗化硅键合到硅上的区块(block)处的所得到的晶格失配可以产生应变。换句话说，被拉伸以配合锗化硅晶格的硅晶格，可以导致诸如压缩应变的应变。
用于形成或者生长硅和硅合金材料的合适的工艺包括硅块的气相外延(VPE)、液相外延(LPE)或者固相外延(SPE)处理。例如，这样一种可用于硅的VPE的CVD工艺包括：(1)将反应物运输到衬底表面；(2)反应物吸附在衬底表面上；(3)在表面上发生化学反应，导致膜和反应产物的形成；(4)反应产物从表面上解吸附；以及(5)将反应产物从表面上运走。
此外，适当的硅和硅合金的形成方法包括本领域公知为Type 1选择性外延沉积的选择性外延沉积、形成或生长。利用Type 1沉积，硅合金沉积将仅仅发生在氧化物膜的开口之中的栅极材料上，既便在氧化物上有生长也极少。
适当的选择性外延形成方法还包括Type 2选择性外延沉积，其中沉积的选择性是非决定性的。利用Type 2沉积，硅合金的形成和生长发生在栅极材料上，也发生在氧化物膜上，因此当进行此类型的沉积时，在形成于栅极材料上的硅合金外延层和形成于氧化物膜上的硅合金多晶硅层之间产生界面。此界面相对于膜生长方向的角度取决于衬底的结晶取向。
在另一个实施例中，Type 1选择性外延沉积利用这样的硅源，其中所述硅源包括适当温度下的下列材料中的一种或者多种：硅、锗化硅(SiGe)、碳化硅(SiC)、硅化镍(NiSi)、硅化钛(TiSi2)、硅化钴(CoSi2)。此外，如果存在氯化氢(HCl)、氯气(Cl2)，则SiH2Cl2、SiH4也可以用作硅源。
图7是用于形成具有PMOS和/或NMOS器件的CMOS结构的工艺的流程图，其中在所述PMOS和/或NMOS器件中，应变层被沉积在至少一个栅电极上，以使应变层将应变引入电极和沟道的至少一个中。在步骤810，CMOS结构的NMOS和/或PMOS器件被形成在衬底上，并具有合适的阱、结区域、栅极电介质、栅电极和应变层。在步骤820，应变材料被沉积在至少一个栅电极的上方。
合适的应变材料包括例如具有与电极不同的晶格间距的硅、锗化硅、掺杂锗化硅、碳化硅、硅碳、掺杂碳的硅，它们可以通过使用CVD、外延沉积和/或选择性沉积中的一种或者多种的操作来沉积。因此，对于NMOS器件，可以沉积晶格常数大于NMOS电极的晶格常数的应变材料，以提供NMOS电极和/或NMOS沟道中的拉伸应变。
另一方面，对于PMOS器件，可以将晶格常数小于PMOS电极的晶格常数的应变材料(举例来说，诸如掺杂硼的硅、掺杂碳的硅、掺杂氮的硅和/或掺杂磷的硅)沉积到PMOS电极上，以引起PMOS器件中的PMOS电极和/或沟道中的压缩应变。
虽然图1至图7描述了其中具有NMOS器件和PMOS器件的CMOS结构的形成，但是其它实施例包括了只形成PMOS和/或NMOS器件部分，而不形成其余的PMOS和/或NMOS器件。因此，考虑了形成独立的单个PMOS和/或NMOS器件、被耦合用来形成不同于CMOS结构的器件的单个NMOS或PMOS器件、多个耦合的PMOS器件或者位于衬底上的其他合适电路器件，其中考虑了上面的关于应变材料的描述，而所述应变材料被形成或者沉积在电极上，使得电极发生应变。
上面描述了各种实施例。但是，在不偏离所要求保护主题的更宽精神和范围的情况下，可以对其进行各种修改和变化，这将是明显的。因此，说明书和附图应被认为是示意性的，而不是限制性的。

Claims (20)

1.一种装置，包括：
衬底；
位于所述衬底上的器件，包括位于所述衬底的表面上方的栅电极；和
被置于所述栅电极上方的应变材料，所述应变材料被限于由所述栅电极所限定的范围内，所述应变材料具有不同于所述栅电极的晶格间距的晶格间距、不同于所述栅电极材料的线性热膨胀系数的线性热膨胀系数、以及固有应力中的至少一种。
2.如权利要求1所述的装置，其中，所述栅电极处于应变之下，所述应变是由所述应变材料的不同晶格间距、所述应变材料和所述栅电极材料的热膨胀失配以及所述应变材料中的固有应力中的至少一种所引起的。
3.如权利要求1所述的装置，其中，所述栅电极包含具有第二晶格间距的材料，所述第二晶格间距包含与所述应变材料的第一晶格间距不同的晶格间距。
4.如权利要求1所述的装置，其中，所述栅电极处于由所述应变材料所引起的压缩应变之下，所述应变材料具有第一晶格间距，所述第一晶格间距是小于所述栅电极的所述第二晶格间距的晶格间距。
5.如权利要求1所述的装置，其中，所述栅电极处于由所述应变材料所引起的拉伸应变之下，所述应变材料具有第一晶格间距，所述第一晶格间距是大于所述栅电极材料的第二晶格间距的晶格间距。
6.如权利要求1所述的装置，其中，所述衬底还包含沟道区域。
7.如权利要求6所述的装置，其中，所述沟道区域处于应变之下，所述应变是由所述应变材料的不同晶格间距、所述应变材料和所述栅电极材料的热膨胀失配以及所述应变材料中的固有应力中的至少一种所引起的。
8.如权利要求7所述的装置，其中，所述沟道区域处于拉伸应变之下。
9.如权利要求7所述的装置，其中，所述沟道区域处于压缩应变之下。
10.如权利要求1所述的装置，其中所述衬底还包含沟道区域，并且其中所述沟道区域包含具有第二晶格间距的材料，所述第二晶格间距包含与所述应变材料的第一晶格间距不同的晶格间距。
11.如权利要求1所述的装置，其中所述衬底还包含沟道区域，并且其中所述沟道区域处于压缩应变之下，所述压缩应变是由所述应变材料的第一晶格间距是比所述沟道区域的第二晶格间距更小的晶格间距所引起的。
12.如权利要求1所述的装置，其中，所述应变材料包含硅合金材料的外延层。
13.如权利要求1所述的装置，其中，所述应变材料包含选自由硅、锗化硅、碳化硅、硅化镍、硅化钛和硅化钴所组成的组中的材料。
14.如权利要求1所述的装置，其中，所述应变材料包含用硼、碳、氮和磷中的至少一种所掺杂的硅。
15.如权利要求1所述的装置，其中，所述应变材料包括用铝、镓、锗、砷、铟、锡和锑中的至少一种所掺杂的硅。
16.一种装置，包括：
衬底；
位于所述衬底上的器件，所述器件包括位于所述衬底的顶部表面上方的栅电极以及位于紧邻所述栅电极的所述衬底中的第一结区域和第二结区域；
应变材料，所述应变材料具有不同于所述栅电极的晶格间距的晶格间距、不同于所述栅电极材料的线性热膨胀系数的线性热膨胀系数以及固有应力中的至少一种；
所述应变材料被置于所述栅电极的上方，并且被限于由所述栅电极所限定的范围内。
17.如权利要求16所述的装置，其中，所述应变材料包含锗化硅，所述锗化硅具有大于所述衬底的晶格间距的晶格间距，适用于将拉伸应变引入所述栅电极中。
18.一种方法，包括：
在衬底上形成器件，所述器件包括：
位于所述衬底的表面上的栅电极；
位于紧邻所述栅电极的所述衬底中的第一结区域和第二结区域；以及
将应变层沉积在所述栅电极上，所述应变层被限于由所述栅电极所限定的范围内，其中，在沉积所述应变层之后形成所述第一结区域和第二结区域。
19.如权利要求18所述的方法，其中，所述的沉积应变层的步骤包括沉积足够厚度的应变层以引起所述衬底中的应变，所述应变层具有不同于所述衬底的晶格间距的晶格间距。
20.如权利要求18所述的方法，其中，所述的沉积应变层的步骤包括形成应变材料的外延层的化学气相沉积。
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